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Cadence Concept-HDL&Allegro原理圖與電路板設(shè)計(jì)
周潤景 李琳編著 著
更新時間：2019-01-01 06:01:08
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最新章節(jié)：
附錄B 參考原理圖
本書以CadenceSPB16.3PCB開發(fā)軟件為平臺，以具體電路為范例，詳盡講解基于Concept-HDL到Allegro電路板設(shè)計(jì)的全過程，包括項(xiàng)目管理、元器件原理圖符號及元器件封裝創(chuàng)建、原理圖設(shè)計(jì)(Concept-HDL)、設(shè)計(jì)約束、PCB布局與布線的規(guī)則、CAM文件輸出等電路板設(shè)計(jì)的全過程，對PCB板級設(shè)計(jì)有全面的參考和學(xué)習(xí)價值。
最新章節(jié)
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上架時間：2016-07-04 14:49:36
出版社：電子工業(yè)出版社
上海閱文信息技術(shù)有限公司已經(jīng)獲得合法授權(quán)，并進(jìn)行制作發(fā)行
- 附錄B 參考原理圖 更新時間：2019-01-01 06:01:08
- 附錄A 利用LP Wizard制作元器件封裝
- 習(xí)題
- 22.8 數(shù)據(jù)庫寫保護(hù)
- 22.7 修改env文件
- 22.6 DFA檢查
- 22.5 設(shè)計(jì)重用
- 22.4 使用技術(shù)文件
- 22.3 Net和Xnet
- 22.2 更新元件封裝符號
- 22.1 設(shè)置過孔的焊盤
- 第22章 Allegro其他高級功能
- 習(xí)題
- 21.2 修改測試點(diǎn)
- 21.1 準(zhǔn)備測試
- 第21章 添加測試點(diǎn)
- 習(xí)題
- 20.2 差分對布線
- 20.1 設(shè)置差分對（Differential Pair）
- 第20章 差分對
- 習(xí)題
- 19.10 在CAM350中檢查Gerber文件
- 19.9 建立NC DRILL文件
- 19.8 建立結(jié)構(gòu)圖和裝配圖
- 19.7 輸出底片文件
- 19.6 建立鉆孔文件
- 19.5 創(chuàng)建鉆孔圖
- 19.4 瀏覽Gerber文件
- 19.3 建立Artwork文件
- 19.2 建立報(bào)告
- 19.1 創(chuàng)建絲印層
- 第19章 加工電路板前的準(zhǔn)備工作
- 習(xí)題
- 18.3 回注（Backannotation）
- 18.2 文字面調(diào)整
- 18.1 重命名元件序號
- 第18章 后處理
- 習(xí)題
- 17.17 高速網(wǎng)絡(luò)布線
- 17.16 控制并編輯布線長度
- 17.15 查看分離電壓引腳
- 17.14 為線路更改顏色
- 17.13 交互式布線
- 17.12 自定義平滑布線
- 17.11 移除動態(tài)焊盤
- 17.10 添加和刪除淚滴
- 17.9 優(yōu)化布線
- 17.8 替換走線并使用Cut選項(xiàng)修改線路
- 17.7 改善布線連接
- 17.6 檢查未連接的引腳
- 17.5 運(yùn)行PCB Router
- 17.4 自動布線的準(zhǔn)備工作
- 17.3 添加和刪除連接線與過孔
- 17.2 定義柵格
- 17.1 布線的基本原則
- 第17章 布線及優(yōu)化
- 習(xí)題
- 16.6 添加負(fù)平面Shape并進(jìn)行負(fù)平面孤銅檢查
- 16.5 分割復(fù)雜平面
- 16.4 用添加多邊形的方法分割平面
- 16.3 分割平面
- 16.2 敷銅區(qū)域
- 16.1 基本概念
- 第16章 敷銅
- 習(xí)題
- 15.5 使用PCB Router自動布局
- 15.4 對DE CIS原理圖手動布局
- 15.3 按原理圖頁手動布局
- 15.2 基于ALT_SYMBOL屬性的高級布線
- 15.1 交換
- 第15章 高級布局
- 習(xí)題
- 14.4 快速擺放并復(fù)制電路
- 14.3 手工擺放元件
- 14.2 分配元件序號
- 14.1 布局規(guī)劃
- 第14章 元件布局
- 習(xí)題
- 13.8 擴(kuò)展設(shè)計(jì)規(guī)則的自動布線
- 13.7 設(shè)置擴(kuò)展設(shè)計(jì)規(guī)則
- 13.6 在指定線路上布線
- 13.5 設(shè)置約束管理器
- 13.4 設(shè)置屬性
- 13.3 設(shè)置組間規(guī)則
- 13.2 設(shè)置間距規(guī)則
- 13.1 設(shè)置物理規(guī)則
- 第13章 設(shè)定設(shè)計(jì)約束
- 習(xí)題
- 12.5 從第三方導(dǎo)入網(wǎng)絡(luò)表
- 12.4 從Design Entry CIS進(jìn)入PCB Editor
- 12.3 從Design Entry HDL進(jìn)入PCB Editor
- 12.2 創(chuàng)建主設(shè)計(jì)文件（.brd）
- 12.1 建立電路板機(jī)械符號
- 第12章 電路板的建立
- 習(xí)題
- 11.6 分立元件（DISCRETE）封裝的制作
- 11.5 邊緣連接器（Edge Connector）制作
- 11.4 手工制作SOIC16封裝
- 11.3 手工制作DIP14的封裝
- 11.2 利用向?qū)е谱鱀IP16的封裝
- 11.1 封裝符號基本類型
- 第11章 元件封裝的制作
- 習(xí)題
- 10.4 貼片焊盤的制作
- 10.3 創(chuàng)建焊盤過孔
- 10.2 創(chuàng)建Flash Symbol
- 10.1 基本概念
- 第10章 焊盤制作
- 習(xí)題
- 9.6 顯示元件指令的查找過濾器
- 9.5 著色和使用查找過濾器
- 9.4 用腳本文件控制可視及顏色
- 9.3 PCB編輯器用戶界面的操作
- 9.2 Allegro PCB編輯器向?qū)?/span>
- 9.1 PCB基礎(chǔ)知識
- 第9章 PCB基礎(chǔ)及用戶界面
- 習(xí)題
- 8.5 案例分析：約束范圍
- 8.4 案例分析：差分對規(guī)則
- 8.3 案例分析：相對傳輸延遲規(guī)則
- 8.2 案例研究：概述
- 8.1 調(diào)用已創(chuàng)建的工程
- 第8章 設(shè)計(jì)重用
- 習(xí)題
- 7.6 使用PCB約束管理器
- 7.5 編輯PCB布線
- 7.4 同步設(shè)計(jì)
- 7.3 重新打包原理圖
- 7.2 修改原理圖
- 7.1 復(fù)制原有項(xiàng)目
- 第7章 工程變更
- 習(xí)題
- 6.6 項(xiàng)目存檔（Archiving a Project）
- 6.5 反標(biāo)（Back Annotation）
- 6.4 替換PCB編輯器的數(shù)據(jù)庫
- 6.3 信號布線
- 6.2 元件的布局
- 6.1 加載網(wǎng)表
- 第6章 規(guī)則驅(qū)動布局
- 習(xí)題
- 5.5 附加元件屬性
- 5.4 網(wǎng)絡(luò)類（Net Class）
- 5.3 相對傳輸延遲
- 5.2 差分對（Differential Pair）
- 5.1 電氣規(guī)則設(shè)置
- 第5章 設(shè)計(jì)規(guī)則的預(yù)設(shè)置
- 習(xí)題
- 4.11 多樣性設(shè)計(jì)（Variant）
- 4.10 創(chuàng)建網(wǎng)表報(bào)告
- 4.9 運(yùn)行電子規(guī)則檢測
- 4.8 元件清單報(bào)告（Bill of Materials）
- 4.7 交叉標(biāo)注和繪制層次圖
- 4.6 層次圖的打包
- 4.5 ROOT設(shè)計(jì)的創(chuàng)建
- 4.4 DATA設(shè)計(jì)的創(chuàng)建
- 4.3 團(tuán)隊(duì)設(shè)計(jì)（Team Design）
- 4.2 查看DAAMP設(shè)計(jì)
- 4.1 創(chuàng)建層次圖
- 第4章 層次圖和組的設(shè)計(jì)
- 習(xí)題
- 3.8 交叉標(biāo)注（Cross Reference）
- 3.7 運(yùn)行規(guī)則檢驗(yàn)（Rules Checker）
- 3.6 其他指令的使用
- 3.5 創(chuàng)建附加頁
- 3.4 添加電容器
- 3.3 打包（Packaging）簡介
- 3.2 連接電路圖
- 3.1 放置元件
- 第3章 進(jìn)入設(shè)計(jì)和打包
- 習(xí)題
- 2.2 設(shè)置打印屬性
- 2.1 新建設(shè)計(jì)項(xiàng)目
- 第2章 項(xiàng)目相關(guān)設(shè)置
- 1.6 Allegro PCB Editor入門
- 1.5 進(jìn)入HDL設(shè)計(jì)界面
- 1.4 Cadence Allegro SPB新功能介紹
- 1.3 設(shè)計(jì)流程
- 1.2 功能特點(diǎn)
- 1.1 概述
- 第1章 簡介
- 前言
- 版權(quán)信息
- 封面
- 封面
- 版權(quán)信息
- 前言
- 第1章 簡介
- 1.1 概述
- 1.2 功能特點(diǎn)
- 1.3 設(shè)計(jì)流程
- 1.4 Cadence Allegro SPB新功能介紹
- 1.5 進(jìn)入HDL設(shè)計(jì)界面
- 1.6 Allegro PCB Editor入門
- 第2章 項(xiàng)目相關(guān)設(shè)置
- 2.1 新建設(shè)計(jì)項(xiàng)目
- 2.2 設(shè)置打印屬性
- 習(xí)題
- 第3章 進(jìn)入設(shè)計(jì)和打包
- 3.1 放置元件
- 3.2 連接電路圖
- 3.3 打包（Packaging）簡介
- 3.4 添加電容器
- 3.5 創(chuàng)建附加頁
- 3.6 其他指令的使用
- 3.7 運(yùn)行規(guī)則檢驗(yàn)（Rules Checker）
- 3.8 交叉標(biāo)注（Cross Reference）
- 習(xí)題
- 第4章 層次圖和組的設(shè)計(jì)
- 4.1 創(chuàng)建層次圖
- 4.2 查看DAAMP設(shè)計(jì)
- 4.3 團(tuán)隊(duì)設(shè)計(jì)（Team Design）
- 4.4 DATA設(shè)計(jì)的創(chuàng)建
- 4.5 ROOT設(shè)計(jì)的創(chuàng)建
- 4.6 層次圖的打包
- 4.7 交叉標(biāo)注和繪制層次圖
- 4.8 元件清單報(bào)告（Bill of Materials）
- 4.9 運(yùn)行電子規(guī)則檢測
- 4.10 創(chuàng)建網(wǎng)表報(bào)告
- 4.11 多樣性設(shè)計(jì)（Variant）
- 習(xí)題
- 第5章 設(shè)計(jì)規(guī)則的預(yù)設(shè)置
- 5.1 電氣規(guī)則設(shè)置
- 5.2 差分對（Differential Pair）
- 5.3 相對傳輸延遲
- 5.4 網(wǎng)絡(luò)類（Net Class）
- 5.5 附加元件屬性
- 習(xí)題
- 第6章 規(guī)則驅(qū)動布局
- 6.1 加載網(wǎng)表
- 6.2 元件的布局
- 6.3 信號布線
- 6.4 替換PCB編輯器的數(shù)據(jù)庫
- 6.5 反標(biāo)（Back Annotation）
- 6.6 項(xiàng)目存檔（Archiving a Project）
- 習(xí)題
- 第7章 工程變更
- 7.1 復(fù)制原有項(xiàng)目
- 7.2 修改原理圖
- 7.3 重新打包原理圖
- 7.4 同步設(shè)計(jì)
- 7.5 編輯PCB布線
- 7.6 使用PCB約束管理器
- 習(xí)題
- 第8章 設(shè)計(jì)重用
- 8.1 調(diào)用已創(chuàng)建的工程
- 8.2 案例研究：概述
- 8.3 案例分析：相對傳輸延遲規(guī)則
- 8.4 案例分析：差分對規(guī)則
- 8.5 案例分析：約束范圍
- 習(xí)題
- 第9章 PCB基礎(chǔ)及用戶界面
- 9.1 PCB基礎(chǔ)知識
- 9.2 Allegro PCB編輯器向?qū)?/span>
- 9.3 PCB編輯器用戶界面的操作
- 9.4 用腳本文件控制可視及顏色
- 9.5 著色和使用查找過濾器
- 9.6 顯示元件指令的查找過濾器
- 習(xí)題
- 第10章 焊盤制作
- 10.1 基本概念
- 10.2 創(chuàng)建Flash Symbol
- 10.3 創(chuàng)建焊盤過孔
- 10.4 貼片焊盤的制作
- 習(xí)題
- 第11章 元件封裝的制作
- 11.1 封裝符號基本類型
- 11.2 利用向?qū)е谱鱀IP16的封裝
- 11.3 手工制作DIP14的封裝
- 11.4 手工制作SOIC16封裝
- 11.5 邊緣連接器（Edge Connector）制作
- 11.6 分立元件（DISCRETE）封裝的制作
- 習(xí)題
- 第12章 電路板的建立
- 12.1 建立電路板機(jī)械符號
- 12.2 創(chuàng)建主設(shè)計(jì)文件（.brd）
- 12.3 從Design Entry HDL進(jìn)入PCB Editor
- 12.4 從Design Entry CIS進(jìn)入PCB Editor
- 12.5 從第三方導(dǎo)入網(wǎng)絡(luò)表
- 習(xí)題
- 第13章 設(shè)定設(shè)計(jì)約束
- 13.1 設(shè)置物理規(guī)則
- 13.2 設(shè)置間距規(guī)則
- 13.3 設(shè)置組間規(guī)則
- 13.4 設(shè)置屬性
- 13.5 設(shè)置約束管理器
- 13.6 在指定線路上布線
- 13.7 設(shè)置擴(kuò)展設(shè)計(jì)規(guī)則
- 13.8 擴(kuò)展設(shè)計(jì)規(guī)則的自動布線
- 習(xí)題
- 第14章 元件布局
- 14.1 布局規(guī)劃
- 14.2 分配元件序號
- 14.3 手工擺放元件
- 14.4 快速擺放并復(fù)制電路
- 習(xí)題
- 第15章 高級布局
- 15.1 交換
- 15.2 基于ALT_SYMBOL屬性的高級布線
- 15.3 按原理圖頁手動布局
- 15.4 對DE CIS原理圖手動布局
- 15.5 使用PCB Router自動布局
- 習(xí)題
- 第16章 敷銅
- 16.1 基本概念
- 16.2 敷銅區(qū)域
- 16.3 分割平面
- 16.4 用添加多邊形的方法分割平面
- 16.5 分割復(fù)雜平面
- 16.6 添加負(fù)平面Shape并進(jìn)行負(fù)平面孤銅檢查
- 習(xí)題
- 第17章 布線及優(yōu)化
- 17.1 布線的基本原則
- 17.2 定義柵格
- 17.3 添加和刪除連接線與過孔
- 17.4 自動布線的準(zhǔn)備工作
- 17.5 運(yùn)行PCB Router
- 17.6 檢查未連接的引腳
- 17.7 改善布線連接
- 17.8 替換走線并使用Cut選項(xiàng)修改線路
- 17.9 優(yōu)化布線
- 17.10 添加和刪除淚滴
- 17.11 移除動態(tài)焊盤
- 17.12 自定義平滑布線
- 17.13 交互式布線
- 17.14 為線路更改顏色
- 17.15 查看分離電壓引腳
- 17.16 控制并編輯布線長度
- 17.17 高速網(wǎng)絡(luò)布線
- 習(xí)題
- 第18章 后處理
- 18.1 重命名元件序號
- 18.2 文字面調(diào)整
- 18.3 回注（Backannotation）
- 習(xí)題
- 第19章 加工電路板前的準(zhǔn)備工作
- 19.1 創(chuàng)建絲印層
- 19.2 建立報(bào)告
- 19.3 建立Artwork文件
- 19.4 瀏覽Gerber文件
- 19.5 創(chuàng)建鉆孔圖
- 19.6 建立鉆孔文件
- 19.7 輸出底片文件
- 19.8 建立結(jié)構(gòu)圖和裝配圖
- 19.9 建立NC DRILL文件
- 19.10 在CAM350中檢查Gerber文件
- 習(xí)題
- 第20章 差分對
- 20.1 設(shè)置差分對（Differential Pair）
- 20.2 差分對布線
- 習(xí)題
- 第21章 添加測試點(diǎn)
- 21.1 準(zhǔn)備測試
- 21.2 修改測試點(diǎn)
- 習(xí)題
- 第22章 Allegro其他高級功能
- 22.1 設(shè)置過孔的焊盤
- 22.2 更新元件封裝符號
- 22.3 Net和Xnet
- 22.4 使用技術(shù)文件
- 22.5 設(shè)計(jì)重用
- 22.6 DFA檢查
- 22.7 修改env文件
- 22.8 數(shù)據(jù)庫寫保護(hù)
- 習(xí)題
- 附錄A 利用LP Wizard制作元器件封裝
- 附錄B 參考原理圖 更新時間：2019-01-01 06:01:08
