- Cadence Concept-HDL&Allegro原理圖與電路板設(shè)計(jì)
- 周潤(rùn)景 李琳編著
- 455字
- 2019-01-01 05:59:45
第7章 工程變更
7.1 復(fù)制原有項(xiàng)目
1.工程復(fù)制功能
(1)在項(xiàng)目管理器窗口,選擇File→Copy Project命令。設(shè)置如圖7-1-1所示,單擊Next命令。
(2)彈出提示對(duì)話框,單擊OK按鈕繼續(xù)。設(shè)置如圖7-1-2所示,單擊Next按鈕。

圖7-1-1 程序信息

圖7-1-2 設(shè)計(jì)信息
(3)消息如圖7-1-3所示,單擊Finish按鈕。
(4)閱讀信息提示,選擇Tools→Setup命令和File→Save Hierarchy命令復(fù)制工程。單擊OK按鈕繼續(xù)操作。
(5)單擊Done按鈕關(guān)閉復(fù)制窗口。
(6)在項(xiàng)目管理器中,選擇File→Close命令。
2.打開(kāi)工程副本
(1)單擊Open Project打開(kāi)工程副本,即User1/ftb/pcbxxx_rev1/pcbxxx_rev1.cpm文件。
(2)在項(xiàng)目管理器中,單擊Setup按鈕。
(3)在Project Setup窗口的Global選項(xiàng)卡,查看新工程的名稱,定位和設(shè)計(jì)的重新命名反映在工程副本里,如圖7-1-4所示。

圖7-1-3 信息提示

圖7-1-4 Global選項(xiàng)卡
3.重新導(dǎo)入元件庫(kù)
(1)單擊Edit按鈕更改cds.lib文件定義。
(2)更改classlib庫(kù)的定義,如圖7-1-5所示。保存并退出文件。

圖7-1-5 更改classlib庫(kù)的定義
(3)單擊Yes按鈕繼續(xù)操作,單擊OK按鈕退出Project Setup窗口。
(4)單擊Design Entry,在原理圖編輯器窗口,設(shè)計(jì)名稱顯示為root_rev1.sch.1.1。
(5)選擇File→Save Hierarchy命令,保存工程。
(6)選擇Text→Update Sheet Variables命令,放大右下角,設(shè)計(jì)的名稱顯示在標(biāo)題欄(root_rev1)。
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