- Cadence Concept-HDL&Allegro原理圖與電路板設計
- 周潤景 李琳編著
- 285字
- 2019-01-01 05:59:31
3.7 運行規則檢驗(Rules Checker)
目的:使用檢驗程序檢驗原理圖的錯誤。
(1)在項目管理器窗口,選擇Tools→Rules Checker命令,如圖3-7-1所示,Rules Checker窗口顯示出來。
(2)選中loading_io_checks.rle規則設置,檢查網絡的輸入和輸出引腳。如果有下列情況則會報錯:沒有輸出或者雙向引腳;沒有輸入或者雙向引腳;僅有一個雙向引腳。
(3)選中net_name_checks.rle規則設置并單擊Run按鈕,如圖3-7-2所示。布圖規則檢驗報告會檢查設計中的錯誤。單擊OK按鈕關閉錯誤提示窗口。

圖3-7-1 菜單欄

圖3-7-2 設置Logical Rules對話框
(4)查看報告,單擊View Files,選擇cp.msg文件并單擊OK按鈕,所有在設計中的網絡都缺少輸出引腳。這些問題將在后續課程被解決。
(5)退出錯誤報告,在布圖規則檢驗窗口,選擇File→Exit命令。