- Cadence Concept-HDL&Allegro原理圖與電路板設(shè)計
- 周潤景 李琳編著
- 620字
- 2019-01-01 05:59:43
6.5 反標(biāo)(Back Annotation)
目的:把PCB的信息反饋到原理圖中,確保PCB與原理圖同步。
1.運(yùn)行Import Physical
(1)在項目管理器中,選擇Design Sync→Import Physical命令,如圖6-5-1所示。
(2)在Import Physical窗口,單擊OK按鈕,如圖6-5-2所示。如果有約束管理器介入,Extract Constraints為默認(rèn)選項,不能修改;如果沒有約束管理器介入,而選擇此選項,會有提示,不能退回傳統(tǒng)的流程。Constraint Manager Data是選擇相應(yīng)的約束選項,Overwirte current constraints表示全部覆蓋,Import changes only是只更新PCB中修改的。如果想要所有的變更都反標(biāo)回原理圖,就選擇Backannotate Packaging Properties to Schematic Canvas選項。

圖6-5-1 項目管理器

圖6-5-2 Import Physical窗口
(3)當(dāng)導(dǎo)入完全成功后,單擊No按鈕跳過結(jié)果報告。
2.查看調(diào)整的原理圖
(1)在項目管理器中,選擇Design Entry,參考標(biāo)識符被更新。
(2)選擇Text→Attributes命令,并在原理圖上單擊若干個元件。注意:如果一個元件在Allegro PCB編輯器被重新命名,反標(biāo)到DE HDL,則它的參考標(biāo)識符被定義為LOCATION屬性(不是$)。這意味著下一次這個原理圖被封裝(在設(shè)計變更期間),該封裝不能改變這種特殊的操作。這有助于保持原理圖和電路板的同步。
(3)選擇Tools→Edit→Constraints命令并單擊Yes按鈕展開這個設(shè)計。
3.查看物理規(guī)則和間距規(guī)則
(1)在約束管理器的左窗口,選擇Physical圖表,可以看到規(guī)則在Physical Constraint Set→All Layers工作表。
(2)選擇Net→All Layers工作表查看在板子配置中設(shè)置的物理規(guī)則集。
(3)在約束管理器的左窗口,選擇Spacing圖表,查看在Spacing Constraint Set→All Layers工作表下的規(guī)則。
(4)查看電路板上的間距規(guī)則集是否被配置,選擇Net→All Layers工作表。
(5)在約束管理器窗口,選擇File→Exit命令。在原理圖編輯器窗口,選擇File→Exit命令。
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