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現代半導體集成電路
楊銀堂 朱樟明 劉簾曦編著 著
更新時間：2018-12-28 14:24:13
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參考文獻
本書全面介紹了現代半導體集成電路的基礎知識、分析與設計方法。全書共分為5個部分，第一部分(第1～2章)為集成電路的基礎知識，主要介紹各種集成器件的結構和模型、集成電路的典型工藝。第二部分(第3～5章)為雙極集成電路，包括TTL、ECL及IIL邏輯門及邏輯擴展、雙極差分放大器及雙極運放電路等。第三部分(第6～8章)為CMOS數字集成電路，分為CMOS基本邏輯電路、CMOS數字子系統和現代半導體存儲器、第四部分(第9～13章)為CMOS模擬集成電路，包括基本模擬電路單元、運算放大器、開關電容電器、數據轉換器和鎖相環。第五部分(第14～16章)為半導體集成電路設計的共性知識，介紹了集成電路的版圖設計、可靠性設計、可測性設計和SOC的設計方法學、軟硬件協同設計及仿真等。每章后面都附有習題。
- 參考文獻 更新時間：2018-12-28 14:24:13
- 習題十六
- 16.4 SoC驗證方法
- 16.3 SOC仿真技術
- 16.2.3 基于Verilog-AMS的混合電路系統仿真
- 16.2.2 基于Verilog-A的模擬電路行為模型
- 16.2.1 模擬硬件描述語言Verilog-AMS
- 16.2 混合信號硬件描述語言Verilog-AMS
- 16.1.3 超深亞微米集成電路設計技術
- 16.1.2 IP核設計技術
- 16.1.1 軟硬件協同設計技術
- 16.1 SoC設計方法學
- 第16章 片上系統（SoC）設計初步
- 習題十五
- 15.2.3 集成電路邊界掃描技術和標準——IEEE1149.1
- 15.2.2 測試向量的產生
- 15.2.1 故障模型（Fault Model）
- 15.2 集成電路可測性設計
- 15.1.3 集成電路的版圖設計中提高可靠性的措施
- 15.1.2 集成電路設計中提高可靠性的措施
- 15.1.1 集成電路可靠性
- 15.1 集成電路可靠性設計
- 第15章 集成電路可靠性設計與可測性設計
- 習題十四
- 14.3.3 混合信號CMOS集成電路版圖設計注意事項
- 14.3.2 CMOS集成電路版圖設計舉例
- 14.3.1 CMOS集成電路版圖設計過程
- 14.3 CMOS集成電路版圖設計
- 14.2.2 集成化Bipolar晶體管版圖設計
- 14.2.1 Bipolar集成電路版圖設計過程
- 14.2 Bipolar集成電路版圖設計
- 14.1.2 集成電路版圖設計流程
- 14.1.1 集成電路版圖設計方法
- 14.1 集成電路版圖設計基礎
- 第14章 集成電路版圖設計
- 習題十三
- 13.4.2 N先于M濾波器
- 13.4.1 數字鎖相環基本原理
- 13.4 數字PLL
- 13.3.2 鎖相環中的抖動
- 13.3.1 PFD/CP的非理想效應
- 13.3 PLL的非理想效應
- 13.2.5 鎖相環的系統數學模型
- 13.2.4 壓控振蕩器的數學模型
- 13.2.3 電荷泵和環路低通濾波器的數學模型
- 13.2.2 鑒頻鑒相器的模型
- 13.2.1 電荷泵鎖相環的工作原理
- 13.2 電荷泵PLL
- 13.1.3 鎖定過程
- 13.1.2 捕獲過程
- 13.1.1 不同頻率信號的相位關系
- 13.1 PLL技術基礎
- 第13章CMOS鎖相環（PLL）
- 習題十二
- 12.4.2 頻域參數測試
- 12.4.1 靜態參數測試
- 12.4 CMOS數據轉換器的測試初步
- 12.3.6 逐次逼近式A/D轉換器
- 12.3.5 流水線（Pipeline 3A/D）轉換器
- 12.3.4 折疊式A/D轉換器
- 12.3.3 內插式A/D轉換器
- 12.3.2 兩步式A/D轉換器
- 12.3.1 并行A/D轉換器
- 12.3 Nyquist CMOS模數轉換器
- 12.2.5 流水線D/A轉換器
- 12.2.4 電荷重分配型D/A轉換器
- 12.2.3 權電容型D/A轉換器
- 12.2.2 R-2R電流權重型D/A轉換器
- 12.2.1 電阻分壓型D/A轉換器
- 12.2 Nyquist CMOS數模轉換器
- 12.1.10 有效分辨帶寬（ERB）
- 12.1.9 有效位數（ENOB）
- 12.1.8 信號噪聲失調比（SNDR）
- 12.1.7 總諧波失真（THD）
- 12.1.6 諧波失真（HDK）
- 12.1.5 信號噪聲比（SNR）
- 12.1.4 無雜波動態范圍（SFDR）
- 12.1.3 微分非線性誤差（DNL）和積分非線性誤差（INL）
- 12.1.2 理想A/D轉換器
- 12.1.1 理想D/A轉換器
- 12.1 CMOS數據轉換器的主要性能指標
- 第12章CMOS數據轉換器
- 習題十一
- 11.3.5 CMOS開關電容濾波器設計中應考慮部分實際因素
- 11.3.4 雙二階濾波器
- 11.3.3 一階低通濾波器
- 11.3.2 開關電容濾波器設計方法
- 11.3.1 濾波器工作原理
- 11.3 CMOS開關電容濾波器
- 11.2 CMOS開關電容積分器電路
- 11.1.2 其他SC等效電阻電路
- 11.1.1 并聯型SC等效電阻電路
- 11.1 CMOS開關電容等效電阻
- 第11章CMOS開關電容電路
- 習題十
- 10.3.4 設計舉例
- 10.3.3 Rail-to-Rail輸出級設計
- 10.3.2 恒跨導Rail-to-Rail輸入級
- 10.3.1 Rail-to-Rail輸入級
- 10.3 Rail-to-Rail CMOS運算放大器
- 10.2.4 設計舉例
- 10.2.3 單級運放結構
- 10.2.1 套筒式共源共柵運放結構
- 10.2 高速CMOS運算放大器
- 10.1.3 兩級運算放大器的設計方法
- 10.1.2 兩級CMOS運放電路的補償
- 10.1.1 兩級CMOS運放的基本電路結構
- 10.1 兩級運算放大器
- 第10章CMOS運算放大器
- 習題九
- 9.4.3 帶隙基準源
- 9.4.2 VT基準源
- 9.4.1 簡單基準源
- 9.4 CMOS基準電壓源和電流源
- 9.3.2 CMOS差分放大器的小信號特性
- 9.3.1 CMOS差分放大器的大信號特性
- 9.3 CMOS差分放大器
- 9.2.4 Cascode放大器
- 9.2.3 共柵放大器
- 9.2.2 共漏放大器
- 9.2.1 共源放大器
- 9.2 CMOS基本模擬放大器
- 9.1.4 電流鏡電路
- 9.1.3 電流沉和電流源電路
- 9.1.2 有源電阻
- 9.1.1 MOS模擬開關
- 9.1 CMOS基本模擬電路單元
- 第9章 基本CMOS模擬電路
- 習題八
- 8.9.3 采用不同技術的DRAM
- 8.9.2 DRAM的主要制造技術
- 8.9.1 DRAM的結構和基本原理
- 8.9 動態隨機存取存儲器（DRAM）
- 8.8.2 存儲單元的主要參數
- 8.8.1 SRAM存儲單元結構及工作原理
- 8.8 靜態隨機存取存儲器
- 8.7 ROM的存取時間
- 8.6.3 深亞微米閃速存儲器技術
- 8.6.2 閃速存儲器的可靠性問題
- 8.6.1 閃速存儲器的結構及工作原理
- 8.6 閃速存儲器（FlashMemory）
- 8.5 電可擦除可編程ROM（E2PROM）
- 8.4 可擦除可編程ROM（EPROM）
- 8.3 可編程只讀存儲器（PROM）
- 8.2 掩模編程只讀存儲器（MaskROM）
- 8.1 存儲器的結構
- 第8章 現代半導體存儲器
- 習題七
- 7.4 CMOS算術邏輯單元（ALU）
- 7.3.4 飛速乘法器
- 7.3.3 流水線乘法器
- 7.3.2 并行乘法器
- 7.3.1 乘法器的運算原理
- 7.3 CMOS數字乘法器
- 7.2 CMOS移位寄存器
- 7.1.2 超前進位加法器
- 7.1.1 串行進位加法器
- 7.1 CMOS二進制加法器
- 第7章CMOS數字電路子系統
- 習題六
- 6.5 CMOS施密特觸發器
- 6.4 CMOS多米諾邏輯
- 6.3.2 CMOSD觸發器
- 6.3.1 CMOSRS觸發器
- 6.3 CMOS觸發器
- 6.2.2 CMOS傳輸門邏輯電路
- 6.2.1 CMOS傳輸門
- 6.2 CMOS傳輸門邏輯
- 6.1.3 CMOS組合邏輯電路
- 6.1.2 CMOS門電路
- 6.1.1 CMOS反相器
- 6.1 CMOS邏輯門電路
- 第6章CMOS基本邏輯電路
- 習題五
- 5.4 Bipolar運算放大器（μA741）
- 5.3.2 AB類輸出電路
- 5.3.1 射極跟隨器輸出電路
- 5.3 Bipolar輸出級電路
- 5.2.3 基準源電路
- 5.2.2 有源負載
- 5.2.1 恒流源
- 5.2 Bipolar基本模擬電路單元
- 5.1.2 雙極差分放大器
- 5.1.1 Darlington放大器
- 5.1 Bipolar基本放大器
- 第5章 雙極模擬集成電路
- 習題四
- 4.3.2 I2L電路工藝與版圖設計
- 4.3.1 ECL電路工藝與版圖設計
- 4.3 ECL和I2L工藝與版圖設計
- 4.2.4 I2L與TTL之間的接口電路
- 4.2.3 I2L電路邏輯組合
- 4.2.2 I2L電路特性分析
- 4.2.1 I2L電路單元工作原理
- 4.2 I2L電路
- 4.1.5 ECL邏輯擴展
- 4.1.4 參考電壓源
- 4.1.3 射極輸出器
- 4.1.2 射極耦合電流開關
- 4.1.1 基本工作原理
- 4.1 ECL電路
- 第4章 發射極耦合邏輯與集成注入邏輯電路
- 習題三
- 3.4.2 單管邏輯門
- 3.4.1 簡化邏輯門
- 3.4 簡化邏輯門
- 3.3 TTL門電路邏輯擴展
- 3.2.2 LSTTL電路
- 3.2.1 STTL電路
- 3.2 STTL和LSTTL電路
- 3.1.4 電路特點
- 3.1.3 瞬態特性
- 3.1.2 電壓傳輸特性
- 3.1.1 工作原理
- 3.1 六管單元TTL與非門
- 第3章 晶體管—晶體管邏輯（TTL）電路
- 習題二
- 2.4.3 典型的BiCMOS的光刻版次
- 2.4.2 以Bipolar工藝為基礎的BiCMOS工藝
- 2.4.1 以CMOS工藝為基礎的BiCMOS工藝
- 2.4 基本BiCMOS工藝
- 2.3.3 Bipolar工藝的光刻版次
- 2.3.2 Bipolar版圖設計規則
- 2.3.1 PN結隔離與基本工序步驟
- 2.3 基本Bipolar工藝與器件結構
- 2.2.2 CMOS版圖設計規則
- 2.2.1 基本n阱/雙阱CMOS工藝步驟
- 2.2 基本CMOS工藝與器件結構
- 2.1.3 擴散與離子注入
- 2.1.2 氧化技術
- 2.1.1 硅晶圓的制造
- 2.1 集成電路基本制造技術
- 第2章 集成電路制造技術
- 習題一
- 1.5.4 Spice BSIM3V3模型
- 1.5.3 Spice Level 3模型
- 1.5.2 Spice Level 2模型
- 1.5.1 Spice Level 1模型
- 1.5 MOSSpice器件模型
- 1.4.2 CMOS集成電阻
- 1.4.1 CMOS集成電容
- 1.4 集成電路無源元件
- 1.3.3 Bipolar晶體管小信號模型
- 1.3.2 Bipolar晶體管大信號模型
- 1.3.1 Bipolar晶體管基本工作原理
- 1.3 雙極型晶體管及模型
- 1.2.5 MOS晶體管的短溝道效應
- 1.2.3 MOS晶體管小信號模型
- 1.2.2 MOS晶體管大信號模型及體效應
- 1.2.1 MOS晶體管基本工作原理
- 1.2 MOS晶體管及模型
- 1.1.3 集成化的肖特基勢壘二極管
- 1.1.2 PN結二極管基本原理
- 1.1.1 半導體與PN結
- 1.1 PN結與二極管
- 第1章 集成電路器件與模型
- 主要參數符號表
- 前言
- 版權信息
- 封面
- 封面
- 版權信息
- 前言
- 主要參數符號表
- 第1章 集成電路器件與模型
- 1.1 PN結與二極管
- 1.1.1 半導體與PN結
- 1.1.2 PN結二極管基本原理
- 1.1.3 集成化的肖特基勢壘二極管
- 1.2 MOS晶體管及模型
- 1.2.1 MOS晶體管基本工作原理
- 1.2.2 MOS晶體管大信號模型及體效應
- 1.2.3 MOS晶體管小信號模型
- 1.2.5 MOS晶體管的短溝道效應
- 1.3 雙極型晶體管及模型
- 1.3.1 Bipolar晶體管基本工作原理
- 1.3.2 Bipolar晶體管大信號模型
- 1.3.3 Bipolar晶體管小信號模型
- 1.4 集成電路無源元件
- 1.4.1 CMOS集成電容
- 1.4.2 CMOS集成電阻
- 1.5 MOSSpice器件模型
- 1.5.1 Spice Level 1模型
- 1.5.2 Spice Level 2模型
- 1.5.3 Spice Level 3模型
- 1.5.4 Spice BSIM3V3模型
- 習題一
- 第2章 集成電路制造技術
- 2.1 集成電路基本制造技術
- 2.1.1 硅晶圓的制造
- 2.1.2 氧化技術
- 2.1.3 擴散與離子注入
- 2.2 基本CMOS工藝與器件結構
- 2.2.1 基本n阱/雙阱CMOS工藝步驟
- 2.2.2 CMOS版圖設計規則
- 2.3 基本Bipolar工藝與器件結構
- 2.3.1 PN結隔離與基本工序步驟
- 2.3.2 Bipolar版圖設計規則
- 2.3.3 Bipolar工藝的光刻版次
- 2.4 基本BiCMOS工藝
- 2.4.1 以CMOS工藝為基礎的BiCMOS工藝
- 2.4.2 以Bipolar工藝為基礎的BiCMOS工藝
- 2.4.3 典型的BiCMOS的光刻版次
- 習題二
- 第3章 晶體管—晶體管邏輯（TTL）電路
- 3.1 六管單元TTL與非門
- 3.1.1 工作原理
- 3.1.2 電壓傳輸特性
- 3.1.3 瞬態特性
- 3.1.4 電路特點
- 3.2 STTL和LSTTL電路
- 3.2.1 STTL電路
- 3.2.2 LSTTL電路
- 3.3 TTL門電路邏輯擴展
- 3.4 簡化邏輯門
- 3.4.1 簡化邏輯門
- 3.4.2 單管邏輯門
- 習題三
- 第4章 發射極耦合邏輯與集成注入邏輯電路
- 4.1 ECL電路
- 4.1.1 基本工作原理
- 4.1.2 射極耦合電流開關
- 4.1.3 射極輸出器
- 4.1.4 參考電壓源
- 4.1.5 ECL邏輯擴展
- 4.2 I2L電路
- 4.2.1 I2L電路單元工作原理
- 4.2.2 I2L電路特性分析
- 4.2.3 I2L電路邏輯組合
- 4.2.4 I2L與TTL之間的接口電路
- 4.3 ECL和I2L工藝與版圖設計
- 4.3.1 ECL電路工藝與版圖設計
- 4.3.2 I2L電路工藝與版圖設計
- 習題四
- 第5章 雙極模擬集成電路
- 5.1 Bipolar基本放大器
- 5.1.1 Darlington放大器
- 5.1.2 雙極差分放大器
- 5.2 Bipolar基本模擬電路單元
- 5.2.1 恒流源
- 5.2.2 有源負載
- 5.2.3 基準源電路
- 5.3 Bipolar輸出級電路
- 5.3.1 射極跟隨器輸出電路
- 5.3.2 AB類輸出電路
- 5.4 Bipolar運算放大器（μA741）
- 習題五
- 第6章CMOS基本邏輯電路
- 6.1 CMOS邏輯門電路
- 6.1.1 CMOS反相器
- 6.1.2 CMOS門電路
- 6.1.3 CMOS組合邏輯電路
- 6.2 CMOS傳輸門邏輯
- 6.2.1 CMOS傳輸門
- 6.2.2 CMOS傳輸門邏輯電路
- 6.3 CMOS觸發器
- 6.3.1 CMOSRS觸發器
- 6.3.2 CMOSD觸發器
- 6.4 CMOS多米諾邏輯
- 6.5 CMOS施密特觸發器
- 習題六
- 第7章CMOS數字電路子系統
- 7.1 CMOS二進制加法器
- 7.1.1 串行進位加法器
- 7.1.2 超前進位加法器
- 7.2 CMOS移位寄存器
- 7.3 CMOS數字乘法器
- 7.3.1 乘法器的運算原理
- 7.3.2 并行乘法器
- 7.3.3 流水線乘法器
- 7.3.4 飛速乘法器
- 7.4 CMOS算術邏輯單元（ALU）
- 習題七
- 第8章 現代半導體存儲器
- 8.1 存儲器的結構
- 8.2 掩模編程只讀存儲器（MaskROM）
- 8.3 可編程只讀存儲器（PROM）
- 8.4 可擦除可編程ROM（EPROM）
- 8.5 電可擦除可編程ROM（E2PROM）
- 8.6 閃速存儲器（FlashMemory）
- 8.6.1 閃速存儲器的結構及工作原理
- 8.6.2 閃速存儲器的可靠性問題
- 8.6.3 深亞微米閃速存儲器技術
- 8.7 ROM的存取時間
- 8.8 靜態隨機存取存儲器
- 8.8.1 SRAM存儲單元結構及工作原理
- 8.8.2 存儲單元的主要參數
- 8.9 動態隨機存取存儲器（DRAM）
- 8.9.1 DRAM的結構和基本原理
- 8.9.2 DRAM的主要制造技術
- 8.9.3 采用不同技術的DRAM
- 習題八
- 第9章 基本CMOS模擬電路
- 9.1 CMOS基本模擬電路單元
- 9.1.1 MOS模擬開關
- 9.1.2 有源電阻
- 9.1.3 電流沉和電流源電路
- 9.1.4 電流鏡電路
- 9.2 CMOS基本模擬放大器
- 9.2.1 共源放大器
- 9.2.2 共漏放大器
- 9.2.3 共柵放大器
- 9.2.4 Cascode放大器
- 9.3 CMOS差分放大器
- 9.3.1 CMOS差分放大器的大信號特性
- 9.3.2 CMOS差分放大器的小信號特性
- 9.4 CMOS基準電壓源和電流源
- 9.4.1 簡單基準源
- 9.4.2 VT基準源
- 9.4.3 帶隙基準源
- 習題九
- 第10章CMOS運算放大器
- 10.1 兩級運算放大器
- 10.1.1 兩級CMOS運放的基本電路結構
- 10.1.2 兩級CMOS運放電路的補償
- 10.1.3 兩級運算放大器的設計方法
- 10.2 高速CMOS運算放大器
- 10.2.1 套筒式共源共柵運放結構
- 10.2.3 單級運放結構
- 10.2.4 設計舉例
- 10.3 Rail-to-Rail CMOS運算放大器
- 10.3.1 Rail-to-Rail輸入級
- 10.3.2 恒跨導Rail-to-Rail輸入級
- 10.3.3 Rail-to-Rail輸出級設計
- 10.3.4 設計舉例
- 習題十
- 第11章CMOS開關電容電路
- 11.1 CMOS開關電容等效電阻
- 11.1.1 并聯型SC等效電阻電路
- 11.1.2 其他SC等效電阻電路
- 11.2 CMOS開關電容積分器電路
- 11.3 CMOS開關電容濾波器
- 11.3.1 濾波器工作原理
- 11.3.2 開關電容濾波器設計方法
- 11.3.3 一階低通濾波器
- 11.3.4 雙二階濾波器
- 11.3.5 CMOS開關電容濾波器設計中應考慮部分實際因素
- 習題十一
- 第12章CMOS數據轉換器
- 12.1 CMOS數據轉換器的主要性能指標
- 12.1.1 理想D/A轉換器
- 12.1.2 理想A/D轉換器
- 12.1.3 微分非線性誤差（DNL）和積分非線性誤差（INL）
- 12.1.4 無雜波動態范圍（SFDR）
- 12.1.5 信號噪聲比（SNR）
- 12.1.6 諧波失真（HDK）
- 12.1.7 總諧波失真（THD）
- 12.1.8 信號噪聲失調比（SNDR）
- 12.1.9 有效位數（ENOB）
- 12.1.10 有效分辨帶寬（ERB）
- 12.2 Nyquist CMOS數模轉換器
- 12.2.1 電阻分壓型D/A轉換器
- 12.2.2 R-2R電流權重型D/A轉換器
- 12.2.3 權電容型D/A轉換器
- 12.2.4 電荷重分配型D/A轉換器
- 12.2.5 流水線D/A轉換器
- 12.3 Nyquist CMOS模數轉換器
- 12.3.1 并行A/D轉換器
- 12.3.2 兩步式A/D轉換器
- 12.3.3 內插式A/D轉換器
- 12.3.4 折疊式A/D轉換器
- 12.3.5 流水線（Pipeline 3A/D）轉換器
- 12.3.6 逐次逼近式A/D轉換器
- 12.4 CMOS數據轉換器的測試初步
- 12.4.1 靜態參數測試
- 12.4.2 頻域參數測試
- 習題十二
- 第13章CMOS鎖相環（PLL）
- 13.1 PLL技術基礎
- 13.1.1 不同頻率信號的相位關系
- 13.1.2 捕獲過程
- 13.1.3 鎖定過程
- 13.2 電荷泵PLL
- 13.2.1 電荷泵鎖相環的工作原理
- 13.2.2 鑒頻鑒相器的模型
- 13.2.3 電荷泵和環路低通濾波器的數學模型
- 13.2.4 壓控振蕩器的數學模型
- 13.2.5 鎖相環的系統數學模型
- 13.3 PLL的非理想效應
- 13.3.1 PFD/CP的非理想效應
- 13.3.2 鎖相環中的抖動
- 13.4 數字PLL
- 13.4.1 數字鎖相環基本原理
- 13.4.2 N先于M濾波器
- 習題十三
- 第14章 集成電路版圖設計
- 14.1 集成電路版圖設計基礎
- 14.1.1 集成電路版圖設計方法
- 14.1.2 集成電路版圖設計流程
- 14.2 Bipolar集成電路版圖設計
- 14.2.1 Bipolar集成電路版圖設計過程
- 14.2.2 集成化Bipolar晶體管版圖設計
- 14.3 CMOS集成電路版圖設計
- 14.3.1 CMOS集成電路版圖設計過程
- 14.3.2 CMOS集成電路版圖設計舉例
- 14.3.3 混合信號CMOS集成電路版圖設計注意事項
- 習題十四
- 第15章 集成電路可靠性設計與可測性設計
- 15.1 集成電路可靠性設計
- 15.1.1 集成電路可靠性
- 15.1.2 集成電路設計中提高可靠性的措施
- 15.1.3 集成電路的版圖設計中提高可靠性的措施
- 15.2 集成電路可測性設計
- 15.2.1 故障模型（Fault Model）
- 15.2.2 測試向量的產生
- 15.2.3 集成電路邊界掃描技術和標準——IEEE1149.1
- 習題十五
- 第16章 片上系統（SoC）設計初步
- 16.1 SoC設計方法學
- 16.1.1 軟硬件協同設計技術
- 16.1.2 IP核設計技術
- 16.1.3 超深亞微米集成電路設計技術
- 16.2 混合信號硬件描述語言Verilog-AMS
- 16.2.1 模擬硬件描述語言Verilog-AMS
- 16.2.2 基于Verilog-A的模擬電路行為模型
- 16.2.3 基于Verilog-AMS的混合電路系統仿真
- 16.3 SOC仿真技術
- 16.4 SoC驗證方法
- 習題十六
- 參考文獻 更新時間：2018-12-28 14:24:13
