1.4.1 CMOS集成電容

在現代的模擬CMOS電路中，電容器被證明是必不可少的。在模擬設計中至關重要的幾個電容器參數為：非線性（與電壓有關）、對襯底的寄生電容、串聯電阻和每單位面積電容（密度）。

適用于模擬電路又和CMOS工藝兼容的制造電容的方法有三種，如圖1.28所示。這些結構基于的想法就是在兩個懸浮導電層之間生長或者淀積一層相對比較薄的氧化層，從而形成一個下極板寄生電容適中（大約為10% ～20%）的高密度的電容器。

第一種電容稱為MOS電容，是在單晶硅上面做一導電層（金屬或多晶硅），中間由介質（二氧化硅層）將它們隔開。為了降低電壓系數，需要對下極板進行與源、漏類似的重摻雜。圖1.28（a）就是一種用多晶硅做上導電極板的電容，這種電容器的電容值與柵氧的厚度成反比，其單位面積的電容值較高，匹配性能好，但是對襯底有著顯著的寄生電容。這種電容在0.8μm CMOS工藝下的典型值在表1.2給出。

第二種方法是由兩個導電層（金屬或多晶硅）構成，由介質將其隔開。通常這種電容是兩層多晶硅，中間由二氧化硅隔開，如圖1.28（b）所示。可見，做這種電容需要兩次多晶硅工藝，它比單層多晶硅工藝要增加幾道工藝才能完成。這種電容的寄生電容幾乎與電壓無關，可以很好的滿足上述幾個電容器參數，其單位電容典型值為0.3～0.4fF/□，由于其二氧化硅介質的厚度比柵氧厚度大一些，因此數值較小。這種電容在0.8μm CMOS工藝下的典型值在表1.2中給出。

第三種類型的電容器如圖1.28（c）所示。這種電容器通過在n溝道晶體管下制作一個n阱來實現。結構與1.28（a）圖相似，只是其下極板（n阱）有較高的電阻率。因此，這種電容不適合在對電壓系數要求較嚴格的情況下使用。盡管如此，這種電容器還是經常被用于一端接地的情況下。這種電容器的優點是單位面積的電容值很高，匹配性能好，對所有的CMOS工藝兼容。

集成電路電容的數值由下式給出

εox是二氧化硅的介電常數（約3．45 × 10-5 pF/pF/μm），tox是氧化層的厚度，A是電容的面積。從式（1.55）看出，電容的值與面積A及氧化層厚度tox有關。因此，兩個電容比值精度的誤差是由面積的比或氧化層厚度之比的誤差造成的。如果誤差是由于氧化層厚度的均勻度線性變化造成的，那么采用公用重心的幾何圖形結構可以避免這種影響。與面積有關的誤差是因為不能精確確定集成電路上電容的尺寸造成的。影響誤差的因素包括制版、構成電容極板材料的非均勻腐蝕和其他因素。

集成電容的電壓系數是負的，根據電容極板上摻雜的濃度不同，它的范圍在-10～-200ppm/V之間。這些電容的溫度系數在20～50ppm/℃范圍內。當我們研究相同襯底上的兩個電容的比值時，我們注意到，由于溫度引起的電容絕對值的變化可互相抵消。因此，溫度的變化對電容匹配的精度影響較小。當電容工作在數據取樣電路中，在不同電壓作用下，如果電壓系數較大，那么其影響是嚴重的。

與圖1.28電容有關的寄生電容是模擬數據取樣電路的主要誤差來源。電容的上面一層叫上極板，下面的板叫下極板。和電容上極板有關的寄生電容主要是連接電容的互連線引起的，下極板的寄生電容是由下極板和襯底間的電容形成。對多晶硅-氧化層-多晶硅電容，其寄生電容是多晶硅-氧化層-硅電容，它的大小為正式電容的十分之一。對多晶硅-氧化層-硅電容，下極板的寄

生電容是一個耗盡電容，它介于注入溝道和襯底之間，其數值和正式電容為同一數量級。圖1.29是一個通用電容和其上、下極板的寄生電容。這些寄生電容的大小和電容的尺寸、圖形形狀、工藝等參數有關，這種寄生電容通常是不可避免的。