- 現(xiàn)代半導(dǎo)體集成電路
- 楊銀堂 朱樟明 劉簾曦編著
- 1326字
- 2018-12-28 14:22:21
1.2.2 MOS晶體管大信號(hào)模型及體效應(yīng)
圖1.11(a)中定義了NMOS器件的電壓、電流正方向,本節(jié)的大信號(hào)模型的推導(dǎo)均基于此定義。大信號(hào)模型的作用是在已知MOS器件的電壓后可求出該器件的漏電流。本節(jié)介紹的是NMOS器件模型,當(dāng)模型應(yīng)用于PMOS器件時(shí),只需將所有的電壓、電流乘-1,VTHP取絕對(duì)值。

圖1.11 NMOS晶體管大信號(hào)特性
當(dāng)MOS器件的長(zhǎng)和寬大于10μm時(shí),襯底摻雜濃度較低,這時(shí)可以用一個(gè)簡(jiǎn)單的模型來(lái)模擬MOS器件,如式(1.13)所示

式中μ0為n溝道表面遷移率(cm2/V·s),Cox=εox/tox為柵氧單位面積電容(F/cm2),W、L分別為有效溝道寬度和長(zhǎng)度。
隨著VGS-VTH 的變化,MOS晶體管有三個(gè)不同的工作區(qū)域。
截止區(qū)
如果VGS-VTH ≤0,MOS管工作在截止區(qū),式(1.13)可表示為

此時(shí)溝道工作在開(kāi)路狀態(tài)。
線性區(qū)
如果VDS<VDS,sat,則MOS管工作在非飽和區(qū)(線性區(qū)),式(1.13)可表示為

式中K′為μ0Cox。
令VGS-VTH取不同的數(shù)值,式(1.13)代表的ID和VGS的關(guān)系曲線,如圖1.11(b)示,在這些曲線的最高點(diǎn),被認(rèn)為MOS管是處于飽和狀態(tài)。此時(shí)VDS的值稱為飽和電壓,即

對(duì)應(yīng)不同的VGS值,各個(gè)飽和電壓形成的曲線就是劃分MOS器件另外兩個(gè)工作區(qū)域的分界線。在圖1.11(b)中,縱坐標(biāo)(VDS=0)和曲線VDS=VGS-VTH之間的區(qū)域?yàn)榉秋柡蛥^(qū)(線性區(qū))。
飽和區(qū)
VDS>VDS,sat或VDS>VGS-VT H時(shí)的工作區(qū)域?yàn)轱柡蛥^(qū)。在此區(qū)域內(nèi),ID不隨VDS改變而變化。因此,式(1.13)中的VDS可由VDS,sat替換,即

從式(1.14)、式(1.15)和式(1.17)可畫(huà)出MOS晶體管的輸出特性曲線,如圖1.11(c)所示。
實(shí)際中,隨著源漏之間電壓差的增大,反型溝道長(zhǎng)度會(huì)逐漸減小,也就是說(shuō),在式(1.17)中,L實(shí)際是VDS的函數(shù),這一效應(yīng)稱為“溝道長(zhǎng)度調(diào)制效應(yīng)”。定義L′=L-ΔL,并假設(shè)Δ L/L和V DS之間的關(guān)系為線性的,如Δ L/L=λV DS,則在飽和區(qū)有

λ是溝道長(zhǎng)度調(diào)制系數(shù)。如圖1.12所示,則這種效應(yīng)使ID/VDS特性曲線在飽和區(qū)出現(xiàn)非零斜率。對(duì)于較長(zhǎng)的溝道,λ值較小。
在前面的分析中,都是假設(shè)NMOS晶體管的襯底和源是接地的。如果NMOS的襯底電壓減小到低于源電壓時(shí),由于源結(jié)和漏結(jié)維持反向偏置,假設(shè)器件仍然能正常工作,但是某些性能可能發(fā)生改變。

圖1.12 溝道長(zhǎng)度調(diào)制效應(yīng)
為了理解這種影響,假設(shè)VS=VD=0,而且VG略小于VTH,以使柵下形成耗盡層但沒(méi)有反型層存在。當(dāng)VB變得更負(fù)時(shí),將有更多的空穴被吸引到襯底電極,而同時(shí)留下大量的負(fù)電荷,如圖1.13所示,耗盡層變得更寬了。由于閾值電壓是耗盡層電荷總數(shù)的函數(shù),因此在反型層形成之前,柵極電荷必定鏡像耗盡區(qū)電荷。此外,隨著VB的下降,耗盡區(qū)厚度增加,VTH 也增加。此效應(yīng)稱為“體效應(yīng)”或“背柵效應(yīng)”。

圖1.13 耗盡層電荷隨襯底電壓的變化情況
可以證明,在考慮體效應(yīng)后,VTH 為

式中,VTH0是VBS=0時(shí)的閾值電壓,,,稱為體效應(yīng)系數(shù),VSB是源襯電勢(shì)差。γ典型值在0.3~0.4V1/2之間。
體效應(yīng)的產(chǎn)生,并不需要改變襯底電勢(shì)Vsub,當(dāng)源極電勢(shì)相對(duì)于Vsub發(fā)生改變,會(huì)產(chǎn)生同樣的現(xiàn)象。例如,分析圖1.14(a)所示的電路,開(kāi)始先忽略體效應(yīng)(即VTH 恒定),可以看到,當(dāng)Vin發(fā)生變化時(shí),由于漏電流恒等于I1,即

由于I1恒定,Vin-Vout也恒定。因此Vout會(huì)緊隨輸入變化,如圖1.14(b)的實(shí)線所示。
現(xiàn)在假設(shè)襯底接地而且體效應(yīng)很顯著,那么當(dāng)Vin增加時(shí),Vout會(huì)變得更正,源和襯底之間的電壓差(VSB)將增大,由式(1.19)可VTH 的值將增大,由式(1.20)可知為了保持I1恒定,Vin-Vout必須增加,因此Vout將不會(huì)緊隨Vin變化,如圖1.14(b)中的虛線所示。

圖1.14 NMOS體效應(yīng)
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