1.2.2 新型三維邏輯器件

在邏輯集成電路方面，預(yù)測(cè)將經(jīng)歷以下發(fā)展階段。

（1）2021—2023年，晶體管尺寸持續(xù)微縮。使用EUV光刻實(shí)現(xiàn)關(guān)鍵尺寸減小，優(yōu)化FinFET幾何尺寸和源漏接觸結(jié)構(gòu)，引入SiGe高遷移率材料、更高電導(dǎo)率的互連金屬材料，利用ALD與刻蝕工藝等先進(jìn)制造技術(shù)，提升工藝穩(wěn)定性、器件可靠性，并進(jìn)一步發(fā)展設(shè)計(jì)工藝協(xié)同優(yōu)化（Design Technology Co-Optimization, DTCO）技術(shù)，提升器件整體效能。上述技術(shù)是在短期內(nèi)低成本實(shí)現(xiàn)集成電路集成度和性能提升的有效手段［18］。

（2）2024—2029年，器件結(jié)構(gòu)將不斷發(fā)展創(chuàng)新。現(xiàn)有2.5D的FinFET將面臨越來(lái)越嚴(yán)重的柵控和微縮挑戰(zhàn)，完全3D的GAA器件有望在3/2nm技術(shù)節(jié)點(diǎn)引入成為主流的基礎(chǔ)器件［19］。首先，GAA器件具有完全包圍住的柵極結(jié)構(gòu)，可將柵極的靜電控制能力發(fā)揮到極致，有效改善器件開(kāi)關(guān)性能。其次，通過(guò)垂直方向堆疊的GAA器件，可以增大驅(qū)動(dòng)電流密度，從而更高效地提升集成度。再次，通過(guò)GAA器件的進(jìn)一步三維設(shè)計(jì)和堆疊，可以形成層疊互補(bǔ)晶體管和垂直晶體管等結(jié)構(gòu)，最終實(shí)現(xiàn)三維邏輯。最后，GAA器件和Ge、Si等高遷移率溝道材料結(jié)合可以實(shí)現(xiàn)更高能效，延伸技術(shù)生命力。

（3）2030—2035年，將在基礎(chǔ)材料、器件結(jié)構(gòu)、工作機(jī)理，以及三維集成技術(shù)方面取得變革性突破。以晶體管為基本單元，結(jié)合不同基礎(chǔ)材料和不同功能器件，在垂直方向進(jìn)行器件-器件三維堆疊的集成方案成為必由之路［20］。發(fā)展單片三維集成電路或異質(zhì)集成等方法，實(shí)現(xiàn)邏輯-邏輯、邏輯-存儲(chǔ)、邏輯-模擬等不同堆疊方式，獲得更低系統(tǒng)功耗和復(fù)雜電路功能，最終達(dá)成三維的器件、設(shè)計(jì)、系統(tǒng)融合，實(shí)現(xiàn)三維大規(guī)模集成（3D Very Large Scale Integration，3D VLSI）。