1.3 三維集成技術(shù)面臨的挑戰(zhàn)

由于云計算、物聯(lián)網(wǎng)、信息融合系統(tǒng)等應(yīng)用的廣泛前景，系統(tǒng)級的功能需求和能耗限制等，器件工藝和設(shè)計的深度協(xié)同作用愈發(fā)重要［25］。從系統(tǒng)級來看，處理器核數(shù)的增加仍是主要的性能提升手段，同時結(jié)合先進(jìn)的散熱技術(shù)，處理器的工作頻率也可以適當(dāng)提升。從工藝技術(shù)角度來看，集成度的提升在水平方向達(dá)到極限后，將進(jìn)一步向著垂直方向的三維堆疊發(fā)展，存儲容量繼續(xù)成倍增長。為了實現(xiàn)上述技術(shù)目標(biāo)，三維集成技術(shù)仍將面臨諸多挑戰(zhàn)。

在邏輯器件方面，目前FinFET是主流器件結(jié)構(gòu)。通過減小Fin間距、增加Fin高度可以有效增大驅(qū)動電流密度，但是，伴隨存在邊緣電容和串聯(lián)電阻等寄生效應(yīng)的不利影響也不容忽視。互連結(jié)構(gòu)急需同時滿足高電導(dǎo)率和低介電常數(shù)的要求。超陡的亞閾值擺幅器件，如隧穿晶體管、負(fù)電容晶體管等是應(yīng)對功耗限制的重要潛在技術(shù)。借助垂直方向的GAA器件的三維堆疊可以在降低光刻技術(shù)需求的前提下，進(jìn)一步降低器件特征尺寸，提升集成度。在成本方面，三維集成方案將遇到嚴(yán)峻的散熱挑戰(zhàn)，并且需要兼顧優(yōu)化復(fù)雜的制造過程，以及更加難以控制的良率和成本。此外，10nm及以下結(jié)構(gòu)的刻蝕和薄膜沉積也會成為重大挑戰(zhàn)。

在存儲器件方面，為了滿足不斷減小的電容尺寸，需要繼續(xù)對柵介質(zhì)層的EOT進(jìn)行微縮，通過引入更高介電常數(shù)的材料縮小結(jié)構(gòu)特征尺寸。為了實現(xiàn)更高的存儲密度，金屬間距需要接近光刻極限，并且要提高高深寬比、孔洞的刻蝕選擇比和刻蝕速率，以及在孔洞中有效地填充不同的材料層。同時，三維閃存（3D-NAND）將面臨更多的復(fù)雜和特殊的制造需求。為了實現(xiàn)更高性能的存儲技術(shù)，擴展靜態(tài)隨機存儲器（Static Random Access Memory, SRAM）和NAND功能，需要發(fā)展新興存儲器的關(guān)鍵元件及新型存儲器和選擇器，如PCRAM、RRAM、MRAM等。

在材料方面，在FinFET和GAA等器件結(jié)構(gòu)中引入Ge/SiGe等高遷移率溝道材料，同時將面臨高κ電介質(zhì)集成、減少源漏接觸電阻、降低界面缺陷、摻雜和閾值調(diào)控等技術(shù)難題。Cu互連電阻和可靠性的材料與工藝改善，在互連結(jié)構(gòu)中存在較大的尺寸效應(yīng)的影響，材料表面的粗糙度會由于電子散射對電阻率產(chǎn)生不利影響。納米尺寸的圖形化、刻蝕和填充具有挑戰(zhàn)性。同時，要考慮Cu向介質(zhì)層的擴散從而影響電遷移（Electromigration, EM）壽命的問題。

在三維封裝方面，需要研究與Si技術(shù)兼容的TSV材料和工藝，改進(jìn)芯片堆疊的工藝以適應(yīng)未來的縮小，以及密集型互連的填充。面向未來可穿戴設(shè)備的需求，還需要提升封裝器件的柔性變形性能、對生物系統(tǒng)的兼容性等。