1.3 CMOS模擬集成電路EDA工具分類

從1.2節中可以知道在CMOS模擬集成電路設計中，電路設計及仿真、版圖實現、版圖物理驗證及參數提取后仿真是工程師需要完成的最重要的三個步驟。本節就依據該設計流程介紹目前廣泛應用的幾類EDA設計工具。

1.電路設計及仿真工具

電路設計及仿真的傳統工具主要有Cadence公司的Spectre、SYNOPSYS公司的HSPICE以及Mentor公司的Eldo三大類。此外基于上述工具，為了滿足大規模、快速仿真的需求，三大公司又分別開發了相應的快速電路仿真工具，分別是Cadence公司的Spectre Ultrasim、SYNOPSYS公司的HSIM以及Mentor公司的Premier。

（1）Spectre

Spectre是美國Cadence公司開發的用于模擬集成電路、混合信號電路設計和仿真的EDA軟件，功能強大，仿真功能多樣，包含有直流仿真（DC Analysis）、瞬態仿真（Transient Analysis）、交流小信號仿真（AC Analysis）、零極點分析（PZ Analysis）、噪聲分析（Noise Analysis）、周期穩定性分析（Periodic Steady-state Analysis）和蒙特卡羅分析（MentoCarlo Analysis）等，并可對設計的仿真結果進行成品率分析和優化，這大大提高了復雜集成電路的設計效率。尤其是其具有圖形界面的電路圖輸入方式，使其成為目前最為常用的CMOS模擬集成電路設計工具。

Cadence公司還與全球各大半導體晶圓廠家合作建立了仿真工藝庫文件PDK（Process Design Kit），設計者可以很方便地使用不同尺寸的PDK進行CMOS模擬集成電路設計和仿真。除了上述仿真功能外，Spectre還提供了與其他EDA仿真工具（如SYNOPSYS公司的HSPICE、安捷倫公司的ADS、Mathworks公司的MATLAB等）進行協同仿真，再加上自帶的豐富的元件應用模型庫，大大增加了模擬集成電路設計的便捷性、快速性和精確性。

（2）HSPICE

HSPICE是原Meta-Software（現屬于SYNOPSYS公司）研發的模擬及混合信號集成電路設計工具。與Cadence公司的Spectre圖形界面輸入不同，HSPICE通過讀取電路網表以及電路控制語句的方式進行仿真，是目前公認仿真精度最高的模擬集成電路設計工具。

與Spectre類似，HSPICE也包含有直流仿真、瞬態仿真、交流小信號仿真、零極點分析、噪聲分析、傅里葉分析、最壞情況分析和蒙特卡羅分析等功能。早期的HSPICE存在電路規模較大或比較復雜時，仿真矩陣不收斂的情況，在被SYNOPSYS公司收購后，通過多個版本的升級，這個問題逐漸得到改善。到了2007sp1版本后，HSPICE已經有了質的飛躍，仿真收斂問題也基本得到解決。

（3）Eldo

Eldo是Mentor公司開發的模擬集成電路EDA設計工具，Eldo可以使用與HSPICE相同的命令行方式進行仿真，也可以集成到電路圖編輯工具環境中，比如Mentor的DA_IC，或者Cadence的Spectre中。Eldo的輸入文件格式可以是標準的SPICE，也可以是HSPICE的格式。

Eldo通過基爾霍夫電流約束進行全局檢查，對收斂進行嚴格控制，保證了與HSPICE相同的精度。且與早期的HSPICE相比，仿真速度較快。在仿真收斂性方面，Eldo采用分割概念，在不收斂時對電路自動進行分割再組合，更改了仿真矩陣，使得電路收斂性大大提升。

Eldo可以方便地嵌入到目前的其他的模擬集成電路設計環境中，并可以擴展到混合仿真平臺ADMS，進行數字、模擬混合仿真。Eldo的輸出文件可以被其他多種波形觀察工具查看和計算，Eldo本身提供的Xelga和EZWave更是功能齊全和強大的兩個波形觀察和處理工具。

由于大規模混合信號電路、SoC的出現，使得傳統的模擬集成電路仿真工具出現瓶頸，主要體現在速度慢，容量有限（一般最大支持50000~100000個器件）；各大公司相繼開發了新一代的快速仿真工具。通常，這類仿真工具為了提高仿真速度，主要采用的技術有模型線性化、模型表格化、多速率仿真、矩陣分割、事件驅動技術等。Cadence的Spectre Ultrasim、SYNOPSYS的HSIM，以及Mentor的Premier就是其中的佼佼者。限于篇幅，本書不再展開進行介紹。

2.版圖實現工具

在版圖實現工具方面，目前主要是Cadence公司的Virtuoso Layout Editor，此外還有SYNOPSYS公司旗下的Laker工具等。

（1）Virtuoso Layout Editor

作為Cadence公司在物理版圖工具方面的重要產品，Virtuoso Layout Editor是目前應用最為廣泛的版圖實現工具。它與各大晶圓廠商合作，可以識別不同的工藝層信息，支持定制專用集成電路、單元與模塊級數字、混合信號與模擬設計，并采用Cadence公司的空間型布線技術，與其他軟件組件配合，快速而精確地完成版圖設計工作。

Virtuoso Layout Editor主要具有以下幾方面特點：

1）在器件、單元及模塊級加快定制的模擬集成電路設計版圖布局。

2）支持約束與電路原理圖驅動的物理版圖實現。

3）在設計者提交原理圖或者需要對標準單元進行評估、改動等活動時，快速標準單元功能可以將布局性能提高10倍。

4）提供高級節點工藝與設計規則的約束驅動執行。

（2）Laker

Laker原是SprintSoft公司開發的新一代版圖編輯工具，在2012年SprintSoft公司被SYNOPSYS公司收購，因此Laker如今成為了SYNOPSYS公司旗下的EDA版圖工具。相比傳統的Virtuoso版圖工具，Laker最大的亮點在于創造性地引入了電路圖驅動版圖（Schematic Driven Layout）技術，即實現了與印制電路板EDA工具類似的電路圖轉換版圖功能。設計者可以通過電路圖直接導入，形成版圖，并得到器件之間互連的預拉線，大幅度減少了人為版圖連線造成的錯誤，提高了版圖編輯效率。此外，Laker還具有以下幾個特點：

1）電路圖窗口和版圖窗口同時顯示，方便設計者實時查看器件和連接關系。

2）自動版圖布局模式，將電路圖中的器件快速布置到較為合適的位置。

3）實時的電氣規則檢查、高亮正在操作的版圖元件，避免了常見的短路和斷路錯誤。

3.版圖物理驗證及參數提取后仿真工具

版圖物理驗證主要包含3部分的工作，即設計規則檢查（Design Rule Check，DRC）、版圖與原理圖對照（Layout VS Schematic，LVS）和寄生參數提取（Parasitic Extraction，PEX）。DRC主要進行版圖設計規則檢查，也可以進行部分面向制造的設計（Design For Manufacturing,DFM）的檢查（比如金屬密度、天線效應），確保工藝加工的需求；LVS主要進行版圖和原理圖的比較，確保后端設計同前端設計的一致性；PEX則主要進行寄生參數的提取，由于在前端設計時并沒有或者不充分地考慮金屬連線及器件的寄生信息，而這些在設計中（特別是對于深亞微米設計）會嚴重影響設計的時序、功能，現在要把這些因素考慮進來，用仿真工具進行后仿真，確保設計的成功。

與電路設計及仿真工具類似，在版圖物理驗證及參數提取后仿真工具也出現了Cadence、SYNOPSYS和Mentor三家公司分庭抗禮的局面。Assura、Hercules和Calibre分別是Cadence、SYNOPSYS和Mentor旗下用于版圖物理驗證和參數反提的模擬集成電路EDA工具。在早期工藝中，Cadence公司還有另一款命令行版圖物理驗證工具Dradula，目前已基本被淘汰；相比Assura和Calibre，Hercules在CMOS模擬集成電路版圖驗證中的應用沒有Assura和Calibre廣泛，在此也不做介紹。

（1）Assura

Assura可以看作是Spectre中自帶版圖物理驗證工具Diva的升級版，通過設定一組規則文件，支持較大規模電路的版圖物理驗證、交互式和批處理模式。但在進行驗證前，設計者需要手動導出電路圖和版圖的網表文件。新版本的Assura環境可以在同一界面中打開電路圖和版圖界面，極大地方便了設計者定位、修改版圖中的DRC和LVS錯誤。參數反提支持Spectre、HSPICE和Eldo環境中的網表格式，由設計者自行選擇仿真工具進行仿真。

（2）Calibre

Calibre是目前應用廣泛的深亞微米及納米設計和半導體生產制造中版圖物理驗證的EDA工具，可以很方便地嵌入到版圖實現工具Virtuoso和Laker中。Calibre采用圖形化的可視界面，并提供了快速準確的DRC、電氣規則檢查（Electrical Rule Checking,ERC）以及LVS功能。

Calibre中層次化架構有效簡化了復雜ASIC/SoC設計物理驗證的難度。設計者不需要針對芯片設計的類型來進行特殊設置。同時也可以根據直觀、方便的物理驗證結果瀏覽環境，迅速而準確地定位錯誤位置，并且與版圖設計工具之間緊密集成，實現交互式修改、驗證和查錯。Calibre的并行處理能力支持多核CPU運算，能夠顯著縮短復雜設計驗證的時間。