AMD FPGA設(shè)計優(yōu)化寶典:面向Vivado/SystemVerilog
本書以Xilinx公司7系列FPGA、UltraScale/UltraScale+和VersalACAP內(nèi)部架構(gòu)為基礎(chǔ),介紹了與之匹配的RTL代碼風(fēng)格(采用SytemVerilog語言)和基于Vivado的設(shè)計分析方法。全書共10章內(nèi)容,包括了時鐘網(wǎng)絡(luò)、組合邏輯、觸發(fā)器、移位寄存器、存儲器、乘加運算單元和狀態(tài)機的代碼風(fēng)格和優(yōu)化方法,也包含扇出和布線擁塞的優(yōu)化方法。本書可供電子工程領(lǐng)域的本科高年級學(xué)生和研究生閱讀,也可供FPGA工程師和自學(xué)者參考。本書可供電子工程領(lǐng)域內(nèi)的本科高年級學(xué)生和研究生學(xué)習(xí)參考,也可供FPGA工程師和自學(xué)者參考使用。
·11.5萬字