2.2 后端全定制設計方法

后端全定制設計的目標就是以最小的面積與功耗代價獲得性能最高的物理設計結果，涉及布局規劃、結構設計、電路設計、流片廠工藝等多方面的因素。在后端全定制設計中，每個晶體管的尺寸、形狀、布局位置以及與其他器件的互連都經過精心考慮，由后端全定制設計者手工完成，因此可以獲得最高的性能且面積最小、功耗最低。同樣由于電路和版圖設計完全由后端全定制設計者手工完成，因此后端全定制設計的自動化程度很低、設計周期長、成本比較高。雖然如此，對于那些性能要求很高同時生產量比較大的部件設計如存儲器或者像空間宇航領域這種不計成本，對性能及可靠性要求很苛刻的特殊應用領域，采用后端全定制方法進行設計是很必要的。目前的高性能微處理器中，那些對芯片的性能有著關鍵影響的模塊，例如整數、浮點運算單元及寄存器文件等部件的設計大都采用了后端全定制設計方法。

對于后端全定制設計，缺點主要表現在設計自動化程度較低、設計時間長、設計成本最高。但是優點也很明顯，使用后端全定制方法量身定做的電路性能高、面積小、功耗低。因此后端全定制設計方法適用于那些對性能要求比較高、后端半定制方法無法實現的設計。

2.2.1 后端全定制設計流程介紹

后端全定制設計流程主要分為以下5個步驟，如圖2-1所示。

下面對后端全定制的設計步驟進行簡單介紹：

1）功能描述。這一步需要弄清楚設計要求，包括性能、面積、功耗、端口描述等，采用某種描述方式對設計進行描述。

2）模塊劃分。根據設計要求，以層次化、模塊化的設計方法，劃分電路子模塊。對設計進行結構劃分時，通常按功能進行劃分，明確各個模塊的功能以及各模塊間的互連關系，這一步要盡可能深入地細化每個模塊。

3）模塊電路設計。這是電路設計的主要步驟，也是工作量最大的一步，應當選擇合理的電路結構以達到設計要求。這也是后端全定制設計中最為關鍵的環節，電路設計過程中要確定每一個晶體管的尺寸，保證功能的正確實現，同時要滿足高性能、低功耗的設計要求。完成電路設計后，對其進行功能模擬及spice模擬分析，根據模擬結果對電路設計作相應修改直到設計的功能性能同時達到設計要求。

4）模塊版圖布局規劃與實現。根據電路設計提供的電路圖繪制與之完全相同的物理版圖，即電路相同、晶體管尺寸相同、連接關系相同的物理版圖。版圖設計首先需要清楚版圖怎樣布局并對模塊各部分進行合理的物理分配。版圖設計不僅需要特別注意各種寄生效應對電路功能及性能可能造成的影響，同時還需要對版圖設計進行嚴格的DRC、ERC規則檢查，并通過進行LV S驗證，檢查版圖是否與邏輯設計相匹配。

5）模塊版圖模擬仿真。在版圖設計結束后，進行參數提取并進行版圖模擬，進行時序、功耗分析，根據模擬結果的好壞對版圖甚至返回到電路設計進行相應修改，直至設計最終滿足要求。最后，將版圖轉換為GDSⅡ格式輸出，交由流片廠家流片。

2.2.2 主流后端全定制設計工具介紹

在后端全定制設計流程中，不同的設計階段需要用到多種相對應的EDA工具，比如版圖設計工具、特征化提取工具、物理驗證工具和寄生參數提取工具等，這些工具對于設計至關重要。后端全定制設計中常用的EDA工具主要由Cadence、Synopsys和Mentor三大公司推出。

2.2.2.1 主流電路和版圖設計工具

在后端全定制設計中，業界主要使用Cadence公司的電路和版圖設計工具來完成大部分后端電路和版圖設計工作。

Cadence公司的Virtuoso用于高級模擬、混合信號、射頻和定制數字設計平臺。該平臺為設計團隊提供了集成技術，滿足各種工藝節點和設計式樣的需求，包括傳統的模擬、SiP、混合信號、射頻SoC和數字元件特性驗證。Virtuoso設計平臺適合應用于集成不同設計領域電路模塊的后端全定制集成電路的設計；這些模塊可能涵蓋模擬電路、專用數字電路、RF電路以及存儲器電路/陣列等不同電路門類。該平臺可以對這些不同門類的IP模塊進行集成；也可以按照集成的需要與方法輸入數字標準單元模塊。Virtuoso設計平臺依據的是一種包羅萬象的設計方法。它全面周到地考慮各個集成電路設計門類的特點以及對它們進一步集成的要求，因此可以作為一項標準的“藍圖”供各種適用于各個門類的設計平臺作為比照參考。

Cadence公司的Virtuoso工具，如圖2-2所示。

2.2.2.2 主流電路仿真工具

在后端全定制設計中，業界主要使用Cadence公司和Synopsys公司的的電路仿真工具完成大部分后端電路仿真設計工作。

1.Hspice

Synopsys公司的Hspice是高精確度的模擬電路仿真軟件，是世界上最廣泛應用的電路仿真軟件，由于無可比擬的高精確度和收斂性，它適用于廣泛的電路設計。Hspice采用最精確的、經過驗證的集成電路器件模型庫和先進的仿真和分析算法，提供了一個高精度的電路仿真環境。隨著集成電路的幾何尺寸不斷變小，對高精度電路仿真器的需求也更加迫切。現在的設計者需要一個可以精確地預測IC時序、功耗和功能的高精度仿真器。Hspice為業界提供了最可信任的仿真器引擎和大量的器件模型。Hspice已經成功地應用于超過一百萬門的設計中。Hspice模擬算法使得其收斂性大大優于其他工具。

2.Virtuoso Spectre Circuit Simulator

Cadence公司的Spectre針對全定制集成電路推出的仿真工具，主要用于模擬及數模混合集成電路的仿真。它為模擬、RF、存儲器和混合信號SoC設計的全面領域，提供了優化的技術。Spectre Turbo技術，通過靈活而可靠的代幣型授權模型提供，讓Cadence客戶可以將其授權利用率達到最大化。

3.NanoTime

Synopsys公司的NanoTime是新一代的晶體管級靜態時序分析工具。它集對晶體管級全定制模塊電路完整的靜態時序驗證（包括SI分析）和產生該模塊電路.lib文件等強大功能于一身。通過自動生成符合Liberty語法規范格式的timing library文件，IP設計用戶可以根據應用的實際情況自由地設置輸入端口信號transition和輸出端口負載。根據設置值在lib文件中查表即可獲取該模塊內部準確的時序信息以完成IP集成后的時序檢查。NanoTime定位于全定制數字邏輯電路的靜態時序分析和timing library生成，因此其擁有強大的邏輯電路拓撲識別能力，可自動識別結構有inverter、mux、xor、nand、nor、clockgate、turnoff、cross_coupled、latch、precharge、feedback、weak_pullup等大多數常見的電路結構，對于部分復雜的電路例如latch、ram、f lip-f lop，可以借助某些命令加以識別，例如mark_latch、mark_f lip_f lop、mark_register_f ile等。在識別這些邏輯電路并設置了時序約束和工作條件后，NanoTime會提取所有的數據和時鐘路徑的延遲信息（trace path）并根據客戶設置的時序約束（constrain）對內部的時序電路例如latch、DFF等進行setup/hold、recovery/remove等檢查。

4.Cosmos-Scope

Synopsys公司的Cosmos-Scope是第一個圖形化波形分析儀，當今復雜的IC設計生成了非常多的仿真數據。Cosmos-Scope將大堆的數據轉變為有用的信息。Cosmos-Scope具有強大的分析和測量功能，采用具有專利權的波形計算器技術以及基于業界標準的Tc l/T K腳本語言，為分析設計的性能并保證設計的質量提供了無可比擬的功能和靈活性。Comos-Scope在全定制環境可與第三方設計工具緊密集成在一起，使設計流程更加快捷，它支持Synopsys的所有仿真器：HSPICE、Star-SimXT、Saber和SaberHDL。

Synopsys公司的Cosmos-Scope工具如圖2-3所示。

2.2.2.3 主流特征化工具

在后端全定制設計中，業界主要使用Cadence公司和Synopsys公司的特征化工具完成大部分的后端特征化提取工作。

1.Abstract Generator

Cadence的Abstract Generator是一個高級的單元物理版圖信息提取工具，它通過單元版圖、連接關系、工藝信息和定義的單元模型要求產生抽象化結果，該結果數據主要包括單元大小與類型、輸入輸出PIN腳信息、阻塞塊信息和天線效應信息，該抽象化數據通過替代版圖復雜信息來提高布局布線工具的性能。

Cadence的Abstract Generator工具如圖2-4所示。

2.Encounter Library Characterizer

Cadence公司的Encounter Library Characterizer能夠自動生成最新建模格式的單元時序庫。Library Characterizer可以使用高效電流源模型（ECSM）對時序、功耗、信號完整性等進行建模，同時也可支持CCS模型來精確地進行噪聲、多電壓、電壓降的建模并用于時序和功耗分析。

3.Liberty NCX

Synopsys公司的Liberty NCX針對不同的電壓、溫度等環境參數或自創的Cells進行時序特征化提取。Liberty NCX是一種取代Synopsys前特征化工具NanoChar的新型庫特征化解決方案，它包括一個模型特征化引擎、一套庫質量校驗器及模型轉換等功能。此外，Liberty NCX還包含同時特征化和模型精確度驗證能力。Liberty NCX主要面向代工廠、IDM或IP提供商的內部庫開發組織。

2.2.2.4 主流寄生參數提取工具

后端全定制設計中業界主要使用Cadence公司、Synopsys公司和Mentor公司的物理驗證和寄生參數提取工具完成后端物理驗證和寄生參數提取工作。

1.QRC Extraction

Cadence的QRC Extraction能快速并且準確地提供并分析全芯片的寄生參數，并可用于其最先進的45nm以下設計流程。QRC Extraction為下一代工藝節點提供物理精確的寄生參數提取，包括基于敏感性和化學機械拋光（CMP）模型的提取。QRC Extraction可為基于單元庫的數字設計提供超越其他提取技術的有制造意識的硅精度。通過其分布于多重網絡處理器和計算集群的近似線性性能伸縮，可顯著減少處理時間。它還為Cadence Encounter數字IC設計平臺提供基于設計提交（signoff）的強大的多邊際條件支持和精確的增量式的參數提取。

Cadence公司的QRC Extraction工具如圖2-5所示。

2.Star-RCXT

Synopsys的Star-RCXT是電子設計自動化（EDA）領域內寄生參數提取解決方案的業界標準。該款工具為ASIC、片上系統（SoC）、數字定制、內存和模擬電路的設計提供了一個統一的解決方案。Star-RCXT已贏得250多家半導體公司的信任，并在數千項生產設計中得到了驗證，提供快速、小于fF級的技術。Star-RCXT解決方案提供亞45nm級設計所需的各種先進功能，包括變化敏感型（variation-aware）寄生參數提取、基于化學-機械研磨（CMP）的光蝕刻敏感型（litho-aware）提取、電感參數提取以及模擬混合信號設計流程。這項解決方案能夠與行業領先的物理驗證、電路仿真、時序、信號完整性、功率、可靠性以及RT L到GDSII的流程完美集成，具備無與倫比的易用性，并可提高生產率和縮短產品的上市周期。Star-RCXT已為各家領先的代工廠所采用，以應對在45nm及以下所遇到的工藝建模挑戰。

Synopsys的Star-RCXT工具如圖2-6所示。

3.Calibre xRC

Mentor公司的Calibre xRC是全芯片寄生參數提取工具，提供晶體管級、門級和混合級別寄生參數的提取能力，支持多層次的分析和仿真。Calibre xRC為模擬與混合信號SoC設計工程師提供一種獨立于設計風格和設計流程的單一的寄生參數提取解決方案。對于模擬電路或者小型模塊的設計工程師來說，Calibre xRC提供高度的精確性以及與版圖環境之間的高度集成。對數字、大型模塊以及全芯片的設計而言，Calibre的層次化多邊形處理引擎為Calibre xRC提供足夠的性能。使用單一的寄生參數提取工具，設計小組可以避免維護和支持多種寄生參數提取工具的昂貴代價。Calibre xRC可以非常方便地在流行的版圖環境中通過Calibre Interactive實現調用。Calibre xRC和Calibre RVE集成在一起實現模擬和數字結果的高效率調試，并且在版圖或原理圖中可視化寄生參數。Calibre xRC提供了多種寄生參數提取解決方案。它可以根據電路設計的不同要求來提取不同的寄生參數網表，針對全定制電路和模擬電路可以提取晶體管級（transistor level）的網表；針對自動布局布線產生的電路可以提取門級（gate level）網表；針對數模混合電路可以提取混合級（ADMS）的電路網表。它還可以根據不同的電路分析要求進行提取，針對電路的功耗（Power）分析，只進行寄生電阻的提取；針對電路的噪聲（Noise）分析而僅對寄生電容的提取；針對電路的時序（Timing）分析而提取相應的RC或RCC網表；針對電路的信號完整性（Signal Integrity）分析提取寄生RC或RCC網表。除了以上兩種寄生參數的提取方式外，Calibre xRC還可以提供多種網表輸出格式以滿足不同的仿真工具要求，它可以輸出的網表格式有Eldo、Hspice、spectre、DSPF、SPEF等。

在提取時，Calibre xRC還可以控制寄生參數的提取精度。例如使用reduce、thresholds和tolerances等技術對網表中的參數簡化，在滿足仿真精度的要求下最大程度得減小網表數據量，加快仿真速度。

總之，Calibre xRC采用層次化的數據處理，靈活多變的提取方式，并將提取得到的寄生電阻電容反標到layout或schematic中，以方便電路分析，它是目前業內采用較多的提取工具。

Mentor公司的Calibre xRC工具如圖2-7所示。

2.2.2.5 主流物理驗證工具

后端全定制設計中業界主要使用Synopsys公司和Mentor公司的物理驗證工具來完成大部分后端物理驗證工作。

1.Hercules

Synopsys公司的Hercules作為物理驗證的領先者，能驗證超過上億只晶體管的微處理器、超過1000萬門的ASIC和256MB的DRAM，推動技術前沿不斷進步。Hercules通過提供最快的運行時間和高速有效的糾錯（debugging）來縮短IC設計的周期。它綜合且強大的圖形界面能迅速幫助設計者發現并處理設計錯誤。Herculus具有進行層次設計的成熟算法，進行f lat processing的優化引擎和自動確定如何進行每個區域數據的處理能力？這些技術縮短了運行時間，提高了驗證的精確度。Hercules是一個golden sign-off工具，可以加速設計的實現。它作為Milkyway數據庫中的一部分，良好的與Milkyway數據庫兼容，Hercules與其他基于Milkyway的產品（兼容）在實現過程中可以預防，及時發現和修正（在實現時）物理驗證問題，為最后的tapout階段節省寶貴的時間。

Synopsys的Hercules工具如圖2-8所示。

2.Calibre

Mentor公司的Calibre是業界唯一完整的實體驗證與次波長解決方案，Calibre實體驗證套裝 工 具，包 括Calibre DRC與Calibre LVS在內，可確保積體電路實體設計遵守代工制造規格要求，元件功能也符合原設計規格。Calibre DRC作為工作在展平模式下的設計規則檢查（DRC）工具，Calibre DRC先展平輸入數據庫，然后對展平的幾何結果進行操作。Calibre LVS作為在展平模式下的版圖與電路圖對照（LVS）工具，Calibre LVS先展平輸入數據庫，然后對展平的幾何結果進行操作。

Mentor公司的Calibre工具如圖2-9所示。

2.2.3 后端全定制設計小結

后端全定制設計方法中電路結構選擇靈活，常見的電路設計形式有靜態CMOS、有比邏輯、傳輸門邏輯以及動態的多米諾邏輯、NP-CMOS等。動態電路可以實現較快的速度，但設計復雜，寄生效應較多，而且時鐘樹設計不僅加大了設計功耗，還增加了設計的復雜性和不可靠性；靜態電路的優點是穩定性好，不易受噪聲干擾，具有較大的噪聲容限和較小的功耗，易于實現。另外，選擇什么類型電路，還與具體設計目標有關。

中科院李國杰院士曾經指出，一般來講，近年來芯片設計追求的創新與增值主要體現在兩方面：一是系統級的創新設計，對CPU而言，表現為創新的微體系結構設計，對SoC而言表現在創新算法的邏輯實現；二是后端全定制的物理設計，包括高性能的宏單元庫，宏單元庫的缺乏將導致我國的芯片設計難以趕上世界先進水平。