2.3 后端半定制設計方法

后端半定制設計流程可以稱為自動布局布線階段（APR），該階段中APR設計者對所需物理庫的設計細節是透明的，只需要熟練應用后端全定制環節提供的庫單元來完成達到時序，面積等設計標準要求的芯片組裝過程。

后端半定制設計是基于現有單元物理庫及先進的布局布線EDA工具的設計，由于在設計中占主要部分的標準單元庫（standard cell library）里各個單元的高度相等，寬度不限，單元中的電源、地線及輸入輸出端口位置都有特殊的規定，使得單元與單元連接時變得簡單、有條理，布局也有規律，從而本來很復雜、工作量很大的物理實現過程變得相對簡單、容易，并且帶有很強的規律性。

由于所需的物理庫數據可以直接來自Foundry廠及IP庫廠家，后端半定制設計流程就可完成整個IC設計的物理實現，大大降低了IC設計過程的門檻。

2.3.1 后端半定制設計流程介紹

后端半定制設計流程主要分為以下步驟，如圖2-10所示。

1）數據導入。后端設計所需的設計數據主要包括前端設計后經過綜合生成的門級網表、具有時序約束和時鐘定義的SDC約束文件、物理設計單元庫數據。

2）布局規劃（Floorplan）。該階段完成設計中I/O Pad、宏單元的物理布局、標準單元布局約束和電源網絡布局實現。I/O Pad預先留出位置，而宏單元則主要根據時序要求進行擺放，標準單元則定義特定的區域范圍由工具根據布局約束信息自動擺放，電源網絡布局完成芯片工作時所需要的合理供電網絡。

3）單元放置（Placement）。布局規劃后，宏單元、I/O Pad的位置和放置標準單元的約束區域都已確定，APR工具根據網表和時序約束信息進行自動放置標準單元工作。

4）時鐘樹綜合（Clock Tree Synthesis）。該階段用于實現芯片中的時鐘樹。芯片中的時鐘需要驅動設計中所有的時序單元，時鐘網絡及其使用的緩沖器構成了物理上的時鐘樹。

5）全局與細節布線（Global&Detail Route）。布線是指在滿足工藝規則和布線層數限制、線寬、線間距限制和各線網可靠絕緣的電性能約束的條件下，根據電路的連接關系將各單元模塊的輸入輸出端口用互連線連接起來。

6）電壓衰減分析（IR-drop&EM）。布線完成后，設計數據就基本確定了，對整個設計進行功耗及電壓降分析就更加精確，因此通過電壓降分析評估電源網絡是否達到設計要求。

7）時序驗證與ECO。通過ECO對電路和單元布局進行小范圍改動來滿足功能和時序要求。

8）功能等價性檢查。布局布線過程需要根據物理情況修改門級網表，所以通過等價性檢查這個過程來確認最終的網表與前端提供的初始網表功能上是否一致。

9）物理驗證。物理驗證中主要包括DRC和LVS兩大部分，DRC是對芯片版圖中的各層物理圖形進行設計規則檢查，保證滿足流片要求。LV S保證物理驗證流片出來的物理版圖和實際設計的電路圖一致。

10）流片（Tapeout）。在所有檢查和驗證都準確無誤的情況下，把最終的版圖GDSⅡ文件傳遞給流片廠進行掩膜制造。

2.3.2 主流后端半定制設計工具介紹

在后端半定制設計流程中，對不同設計階段需要用到多種相對應的EDA工具，比如布局布線工具、時序分析工具、物理驗證工具和寄生參數提取工具等，這些工具對設計來講至關重要。后端半定制設計中常用的工具主要是由Cadence、Synopsys和Mentor三大公司推出的。

2.3.2.1 主流布局布線工具

在后端半定制設計中，業界主要使用Cadence公司和synopsys公司的布局布線工具完成大部分后端物理的實現工作。

1.Encounter Digital Implementation System

Cadence公司的Encounter Digital Implementation System是新一代高性能、高容量RTL-GDSII設計收斂解決方案，可以面向32nm以下的超大規模、超高性能/功耗的設計流程，獨一無二地提供了業界第一個端到端并行處理的I C設計解決方案。作為一個綜合的RT L-to-GDS設計平臺，Encounter數字實現（EDI）系統提供了一個完整的流程：從RTL級代碼的導入，到芯片的布局布線以及時序分析，再到最終GDS文件的生成。它提供了高質量的芯片設計手段，包括時序、面積、功耗方面的精確設計驗證，注重信號完整性的布線以及對32nm以下設計而言，均至關重要的成品率和低功耗的最新設計能力等。目前Encounter數字實現（EDI）系統已成為數字系統設計布局布線中普遍應用的工具，同時工藝廠商也把Encounter數字實現（EDI）系統作為其推薦的主要使用工具之一。

Cadence公司的Encounter Digital Implementation System工具如圖2-11所示。

2.IC Compiler

IC Compiler是Synopsys新一代布局布線系統（Astro是前一代布局布線系統），通過將物理綜合擴展到整個布局和布線過程以及簽核驅動的設計收斂，保證卓越的質量并縮短設計時間。IC Compiler的擴展物理綜合（XPS）技術突破了這一局限，將物理綜合擴展到了整個布局和布線過程。IC Compiler采用基于TCL的統一架構，實現了創新并利用了Synopsys的若干優秀的核心技術。作為一套完整的布局布線設計系統，它包括實現下一代設計所必需的一切功能，例如物理綜合、布局、布線、時序、信號完整性（SI）優化、低功耗、可測性設計（DFT）和良率優化等。ICC運行時間快、容量大、多工藝角/多模優化（MCMM）智能，而且具有改進的可預測性，可顯著地提高設計人員的生產效率，同時支持45nm、32nm及以下技術的物理設計。IC Compiler正成為越來越多的市場領先的IC設計公司在各種應用和廣泛硅技術中的理想選擇。新版的重大技術創新將在其廣泛應用中起到重要作用。

Synopsys公司的IC Compiler工具如圖2-12所示。

2.3.2.2 主流時序分析工具

在后端半定制設計中，業界主要使用Cadence公司和Synopsys公司的時序分析工具完成大部分的后端時序分析工作。

1.Encounter Timing System

Cadence公司的Encounter Timing System為客戶提供了面向時序、信號完整性和功耗的統一視圖和單一來源-從設計和物理實現，到最后的簽收（Signoff）分析。它不僅滿足了實現和簽收分析的需要，前端設計團隊還可以利用其全局時序調試功能，實現精確的根源分析和迅速的時序收斂，并且它還擁有著強大的圖形用戶界面。通過Encounter Timing System，數字IC設計師可以克服不斷縮小的工藝節點帶來的困難，縮短上市時間、提高效率，將和信號完整性分析應用到設計流程的各個方面，降低總生產成本。Cadence Encounter Timing System具備了CeltIC NDC領先的信號完整性（SI）分析和悲觀剔除技術（Pessimism Removal）的全部優點，具備了達到簽收質量的時序、延遲計算、電源完整性等功能，并且與Encounter Conformal技術緊密聯結，在設計流程所有階段得到全局、系統級的時序視圖。其他功能包括關鍵路徑模擬、spice追蹤、電遷移分析、統計時序以及計算功耗優化與低功耗設計架構的能力。

Cadence公司的Encounter Timing System工具如圖2-13所示。

2.PrimeTime

Synopsys公司的PrimeTime是針對復雜、億萬門芯片進行全芯片、門級靜態時序分析的工具。PrimeTime可以集成邏輯綜合和物理綜合的流程，讓設計者分析并解決復雜的時序問題，并提高時序收斂的速度。PrimeTime是眾多半導體廠商認可的、業界標準的靜態時序分析工具。PrimeTime強大的性能得益于在生成報告和基于標準延遲文件（SDF）的時序分析方面算法的改進。PrimeTime提供全芯片級的靜態時序分析，同時整合延遲計算和先進的建模功能，以實現有效而又精確的時序認可。PrimeTime SI建立在成功流片驗證過的PrimeTime平臺之上，提供精確的串擾延遲分析、IR Drop（電壓降落）分析和靜態時序分析。PrimeTime業界領先的超快運行時間和處理容量讓數億萬門的復雜設計一次流片成功，讓設計者取得極快的進入市場時間。

Synopsys公司的PrimeTime工具如圖2-14所示。

2.3.2.3 主流功耗分析工具

后端半定制設計中業界主要使用Cadence公司、Synopsys公司和Apache公司的功耗分析工具來完成大部分的后端功耗分析工作。

1.Encounter Power System

Cadence公司的Encounter Power System在整個設計與實現流程中提供了一致的、收斂的功耗與電源軌道完整性分析——跨越布圖規劃、電源規劃、物理實現、優化與簽收。它不僅幫助前端邏輯設計師獲得高質量的、簡單與早期的功耗和電源軌道分析，而且幫助后端物理工程師實現全面的簽收分析與晶片關聯。.Encounter Power System建立于Si2通用功率格式（CPF）的基礎之上，處于Cadence Low-Power Solution的核心地位，它提供了統一的界面和數據庫，用于時序、信號完整性、功率分析和診斷，在這些領域實現設計，即正確的優化與簽收。

Cadence公司的Encounter Power System工具如圖2-15所示。

2.PrimeRail

Synopsys公司的PrimeRail是一項全芯片的靜態和動態電壓降和電遷移（EM）分析解決方案。它拓展了Synopsys業界領先的Galaxy設計平臺中用于電源網絡分析驗證（Sign-off）的解決方案。有了PrimeRail，Galaxy設計平臺就能夠提供對時序、信號完整性和電源網絡電壓降的全面解決方案。PrimeRail的分析和修復指導技術，使設計人員能夠輕松地執行整個物理實現的電力聯網核查。通過識別和修正電壓降和電遷移問題，設計師可以在設計過程中消除昂貴的迭代后期。PrimeRail提供高精度、全芯片SoC靜態和動態軌道分析，以加速設計收斂。Prime Rail最主要的功能是檢測IR-Drop是否符合標準。業界一般分為將IR-Drop分析分成靜態和動態兩種。靜態IR-Drop方案將晶體管或標準單元的開關電流近似成電源網絡的恒流或直流電源，通過簡化芯片的動態電源特性在更高的抽象級上分析IR-Drop的全局性影響；動態分析通過HSPICE模型引入了邏輯門的寄生參數和耦合電容，并考慮每次翻轉電流的動態波形，側重于局部IR-Drop影響。

Synopsys公司的PrimeRail工具如圖2-16所示。

3.RedHawk

Apache公司的RedHawk是來自Apache公司能處理超過上億單元的大規模的設計，同時保持簽署精度的行業標準動態電源完整性的解決方案。它分析同步開關噪聲（內核、內存、I/O）、去耦電容（期望的與本征的）、片上和片外電感（封裝）的影響。RedHawk開啟了從RTL到門級、覆蓋芯片、封裝和系統的電源分析方法，并支持新興的3D-IC/多晶圓的方案。RedHawk允許設計師搜尋和確認物理設計的弱點，自動修復電源噪聲源，分析時序和信號抖動的動態壓降的影響，驗證電源和信號電遷移問題，驗證的ESD保護的魯棒性，為系統級分析提供電源輸送網絡模型，并允許建模、仿真和調試的3D-IC設計。RedHawk進行瞬間起峰和緩和提升的電流分析、多模式驗證和超低功耗設計技術的智能開關優化，包括多個電壓源、電源門控單元、襯底反偏、可關斷存儲單元和片上LDO（低壓降）穩壓器。RedHawk使設計者能夠讓他們的IC滿足功率預算、電源傳輸完整性和電源噪聲免疫的目標。

Apache公司的RedHawk工具如圖2-17所示。

2.3.2.4 主流等價性檢查工具（形式驗證）

后端半定制設計中業界主要使用Cadence公司和Synopsys公司的等價性檢查工具來完成大部分的后端等價性檢查工作。

1.Formality

Synopsys公司的Formality是一種等效性的檢測工具，采用形式驗證技術判斷一個設計的兩個版本在功能上是否等效。等效性檢測是一種靜態分析方法，無需測試向量即可快速而全面地完成驗證。Formality具有一個流程化的圖形界面和先進的調試功能，令設計者可以很快地檢測出設計中的錯誤并將其隔離，這一功能可以大大縮短得到驗證結果所需的時間。Formality業界領先的功能和性能使之成為設計團隊的首選產品。Formality比設計寄存器傳輸級對門級或門級對門級來保證它沒有偏離原始的設計意圖。在一個典型的流程中，用戶使用形式驗證比較寄存器傳輸級源碼與綜合后門級網表的功能等效性。這個驗證用于整個設計周期，在掃描鏈插入、時鐘樹綜合、優化、人工網表編輯等之后，以便在流程的每一階段都能在門級維持完整的功能等效。這樣在整個設計周期中就不再需要耗時的門級仿真。將Formality和PrimeTime這兩種靜態驗證方法結合起來，一個工程師可以在一天內運行多次驗證，而不是一天或一周只完成一次動態仿真驗證。

Synopsys公司的Formality工具如圖2-18所示。

2.Encounter Conformal Equivalence Checker

Cadence公司的Encounter Conformal Equivalence Checker無需使用測試向量，從RTL到布局實現精確的缺陷檢測和糾正。驗證復雜算法邏輯、定制內存和定制數字邏輯。通過使用高級晶體管提取技術和等價檢查（GXL配置），確保RTL模型執行與在芯片中實現的對應晶體管電路的相同功能。Encounter Conformal Equivalence Checker使用自主開發的技術驗證片上系統（SoC）從RTL到版圖的設計。Encounter Conformal Equivalence Checker提供唯一完整的等效檢查（Equivalence Check）解決方案，能夠驗證眾多電路類型，包括復雜算術邏輯、數據流、存儲器和定制邏輯，并可在低功耗下執行各項驗證任務。

Cadence公司的Encounter Conformal Equivalence Checker工具界面如圖2-19所示。

2.3.2.5 主流寄生參數提取工具

在后端半定制設計中，業界主要使用Cadence公司、Synopsys公司和Mentor公司的寄生參數提取工具來完成后端寄生參數的提取工作。寄生參數的提取工具與后端全定制設計工具中介紹的一致，這里不再重復說明。

2.3.2.6 主流物理驗證工具

在后端半定制設計中，業界主要使用Synopsys公司和Mentor公司的物理驗證工具來完成大部分的后端物理驗證工作。物理驗證工具與后端全定制設計工具中介紹的一致，這里不再重復說明。

2.3.3 后端半定制設計小結

所謂基于標準單元的設計是指把一些基本單元乃至具有相當復雜功能的模塊預先完成設計，作為單元子模塊存入EDA系統中，構成標準單元庫。在設計時，從標準單元庫調用所需的單元，排成若干行，行間留有布線通道進行布線。基于標準單元的ASIC設計有芯片面積利用率高、布通率高、芯片延時均衡性好的特點。相對于后端全定制設計，其設計周期短，適用于產品較為通用、應用范圍較廣、要求上市時間較快的ASIC設計。

應用標準單元庫的ASIC設計方法為高層次系統設計帶來了很大的方便，使得本來很復雜、工作量很大的系統設計變得相對簡單、容易，并且帶有很強的規律性。

但是使用標準單元進行設計存在兩個問題：

1）對于一個很大的標準單元庫，它也有不連續的缺點（包含單元數目有限），而且隨著版圖中互連線影響的加重，需要能夠調整驅動尺寸的單元來優化電路性能和功耗。

2）邏輯門級的標準化，對設計隨機邏輯的功能是非常有效的，但是對設計乘法器、數據通路、存儲器或嵌入式微處理器等這些結構比較復雜、要求較高的電路，它的效率比較低。另外對模擬電路設計，使用標準單元無法實現。

綜上所述，單一的應用基于標準單元設計方法進行ASIC設計并不是最有效的，一些特定要求下的設計就需要應用后端全定制方法進行設計。