1.1.3 摩爾定律和PPAC

1965年，時任仙童研究開發主任的摩爾（Gordon Moore）受邀在ELECTRONICS雜志35周年刊上撰文，發表了一篇題為Cramming more components onto integrated circuits的短文章［13］，對未來十年集成電路產業發展做出了一個瘋狂的預測：器件的復雜度或器件密度將隨時間指數增長，到1975年，在一個1/4in2（平方英寸1in2=645.16mm2）的半導體上的元器件數量將達到65000個。

在1975年的國際電子器件會議（International Electron Devices Meeting, IEDM）上，已經加入Intel公司（Intel Corporation）的摩爾對上述發展速度進行了修正[14]，預測單位面積集成的元器件數量將繼續以每年翻倍的速度持續到1980年，而在此之后，將會略微放緩，變為每兩年翻一番。基于摩爾定律和丹納德縮放比例定律（Dennard's Scaling Law），時任Intel執行總裁的豪斯（David House）提出了摩爾定律的另外一種表述，即芯片性能每18個月翻一番。

雖然摩爾定律不是通過嚴謹的邏輯證明的，但他的預測自1975年以來得到了很好的延續和發展，并被冠以定律之名，如圖1-1所示。也可以認為摩爾定律是一種自證預言。無論如何，摩爾定律已經被半導體行業廣泛接受，指導產業的快速發展，并翻天覆地地改變了人類的數字生活：個人計算機運算速度越來越快，芯片的價格越來越低，內存容量不斷增加，傳感器性能不斷改進，甚至數碼相機中像素的數量都按照指數增多。這些信息電子技術對生產力和經濟增長提供了強大的推動力，促進了產業和社會變革。

但是，摩爾定律在發展過程中也存在危機和挑戰。2005年4月，摩爾曾表示這種預測不可能無限期地持續下去，必然會陷入“指數陷阱”。隨著器件尺寸微縮，摩爾定律面臨著晶體管尺寸存在物理極限的問題。隨著器件柵長縮小到10nm以下，特征尺度只有幾個原子的長度，量子力學效應將導致器件功能失效。Intel公司前首席執行官科再奇（Brian Krzanich）在2015年提出，摩爾定律在1975年的修訂其實就是發展減速的先例，這是“摩爾定律在發展過程中的自然結果”。因此，集成電路的產業模式發生了巨大的變化，由過去自下而上（指由基本器件性能決定系統產品設計）的發展理念，向以應用需求為導向的自上而下的理念轉變。

但是，從微處理器中晶體管數量的發展來看，摩爾定律仍保持著延續發展態勢。2020年，中國臺灣地區的臺積電公司（Taiwan Semiconductor Manufacturing Company, TSMC）和韓國的三星電子（Samsung Electronics）公司最先進的制程已經達到5nm。根據2020年的國際器件和系統路線圖（International Roadmap for Devices and Systems, IRDS）報告綜述［16］，延續摩爾定律將繼續在更優的電路架構、特征尺寸的微縮、高良率和更大的單元基礎上發展。報告中提出，延續摩爾定律的目標是在2～3年的時間內實現以下PPAC 4個方面的提升。

（1）性能（Performance, P）：工作頻率等效提升15%以上。判斷芯片性能的一種通用指標是工作頻率/計算速度。器件做得越小，在芯片上放置得越緊密，芯片的速度就越高，這主要是因為通過電路的電信號傳輸距離變得更短了。此外，也可以通過改變溝道材料、對溝道施加應力等方法來提升計算速度。微處理器芯片性能還可以通過芯片上可執行的指令數來表示，如以每秒百萬條指令測算。

（2）功率（Power, P）：在給定性能的條件下，獲得30%以上開關能耗的降低。芯片性能的另一個重要方面是在器件工作過程中的功耗。根據丹納德縮放比例定律的要求，隨著器件尺寸縮小，功率密度將不斷增大，為了將功率值限制在120～130W范圍內，工作頻率不能超過6GHz。因此，自2000年以來，集成電路的功耗已成為重要的設計約束，半導體公司將晶體管的設計工作集中于降低功耗。

（3）面積（Area, A）：實現30%以上的芯片特征面積的降低。芯片的特征尺寸可以作為定義制造復雜性的指標，從1992年開始，集成電路先進技術節點的命名通常與最緊密金屬層的最小間距尺寸有關。最早的定義為最緊密金屬層間距的一半。在20世紀70至90年代的大部分時間里，柵極長度和最緊密的金屬層間距尺寸基本相同。因此，可以用節點數字表示其密度和性能特征，隨著新一代技術的引入，這些數字減小到上一代相應尺寸的70%。在20世紀90年代末期，消費者對個人計算機的需求對集成電路的發展提出了更高要求。因此，為了響應這些消費者的需求，微處理器技術的引入由3～4年周期加速到2年周期。此外，任何新技術中的柵極長度都被系統地減少到上一代的60%，以便生產出可在更高頻率下工作的晶體管。在這個競爭激烈的時期，有一些公司開始對半節距（Half-Pitch）和柵極長度（Gate Length）進行平均，以獲得更小數字的技術節點，從而吸引消費者。總體來說，這一個階段的技術節點的更迭基本符合70%的微縮規律。進入21世紀以后，柵極間距（Gate Pitch）的微縮開始成為電路集成度提升的重要限制。同時，晶體管的微縮發展速度不及90年代，因為晶體管設計的主要重點已從速度轉向限制功耗。特別是近幾年的發展，節點定義與實際的特征尺寸和面積微縮已經發生了明顯的偏離，對于3nm的器件，最緊密的金屬間距仍將保持18nm以上。表1-1所示為16nm以下器件微縮特征尺寸微縮預測。

（4）成本（Cost, C）：芯片成本增加不超過30%，也就是每個芯片單元的成本降低15%以上。在1996年之前的近50年中，半導體芯片的價格持續下降。例如，1958年，一個質量低劣的Si晶體管價值大約為10美元，而現在10美元可以買到具有超過兩千萬個晶體管的芯片。首先，特征尺寸的減小、Si晶圓直徑的增加，都有利于將更多芯片同時制備在Si襯底上，從而降低單個芯片的價格。例如，1997年，在8in Si晶圓上將特征尺寸從0.35μm減小到0.25μm，芯片的數量就可以由150增加到275，而從成本的角度來看，以幾乎相同的制造成本可以生產兩倍數量的芯片。其次，價格降低的另一個原因是半導體產品市場的快速增長，這種增長導致芯片制造公司的產量和經濟規模很龐大，從而可以忽略人員、設備、技術研發等投入在單個芯片上的成本。

為了實現上述微縮目標，利用了新工藝、新材料、新結構創新，如應力溝道、高κ金屬柵、鰭式場效應管（FinFET）等，未來還將通過高遷移率溝道、柵極全環繞場效應晶體管（Gate-All-Around FET，GAAFET）等，進一步推動低功耗、低成本、高集成度、高性能的綜合提升，延續摩爾定律的發展。毫無疑問，從集成電路功能和性能的綜合考慮，摩爾定律將一直有效。