1.5 CMOS數字集成電路EDA工具分類

從1.4節CMOS數字集成電路設計流程中可以知道，數字集成電路設計主要在RTL級功能仿真、邏輯綜合、靜態時序分析以及版圖布局布線4個方面使用相應的EDA工具。由于在數字集成電路設計領域，同樣是Cadence公司、SYNOPSYS公司和Mentor公司三足鼎立的態勢，因此本節也主要介紹這3家公司目前主流應用的數字EDA設計工具。

1.RTL級功能仿真工具

目前主流的RTL級功能仿真工具包括Mentor公司的Modelsim、SYNOPSYS公司的VCS（Verilog Compiled Simulator）、Cadence公司的NC-Verilog、Altera公司的Quartus II和Xilinx公司的ISim。

（1）Modelsim

在RTL級功能仿真領域，Mentor公司的Modelsim是業界應用最為廣泛的HDL仿真軟件，它能提供友好的仿真環境，是單內核支持VHDL和Verilog混合仿真的仿真器。Modelsim采用直接優化的編譯技術和單一內核仿真技術，編譯仿真速度快，編譯的代碼與平臺無關，便于保護IP核，具有個性化的圖形界面和用戶接口，是目前數字集成電路設計者首選的仿真軟件。

Modelsim可以單獨或同時進行行為級、RTL級和門級代碼的仿真驗證，并集成了性能分析、波形比較、代碼覆蓋、虛擬對象、Memory窗口、源碼窗口顯示信號值、信號條件斷點等眾多調試功能；同時還加入了對SystemC編譯語言的直接支持，使其可以和HDL任意進行混合。

（2）VCS

VCS是SYNOPSYS公司的編譯型Verilog模擬器，它完全支持公眾開放領域（Open Verilog International,OVI）標準的Verilog HDL。VCS具有較高的仿真性能，內存管理能力可以支持千萬門級的ASIC設計，而其模擬精度也完全滿足深亞微米專用集成電路的設計要求。VCS具有性能高、規模大和精度高的特點，適用于從行為級、RTL級到流片等各個設計階段。

VCS可以方便地集成到Verilog、SystmVerilog、VHDL和Openvera的測試平臺中，用于生成總線通信以及協議違反檢查。同時自帶的監測器提供了綜合全面的報告，用于顯示對總線通信協議的功能覆蓋率。VCS驗證庫的驗證IP也包含在DesignWare庫中，也可以作為獨立的工具套件進行嵌入。

（3）NC-Verilog

NC-Verilog是Cadence公司原RTL級功能仿真工具Verilog-XL的升級版。相比于后者，NC-Verilog的仿真速度、處理龐大設計能力，以及存儲容量都大為增加。NC-Verilog在編譯時，首先將Verilog代碼轉換為C程序，再將C程序編譯到仿真器。它兼容了Verilog-2001的大部分標準，并且得到Cadence公司的不斷更新。目前在64位操作系統中，NC-Verilog可以支持超過1億門的芯片設計。

2.邏輯綜合工具

在邏輯綜合工具領域，目前SYNOPSYS公司DC（Design Compiler）市場占有率較高，近年來，Mentor公司也開發了自己的邏輯綜合工具RealTime-Designer，但市場占有率不如DC。

SYNOPSYS公司的DC目前得到全球60多個半導體廠商、380多個工藝庫的支持，占據了近91%的市場份額。DC是十多年來工業界標準的邏輯綜合工具，也是SYNOPSYS公司的核心產品。它根據設計描述和約束條件，并針對特定的工藝庫自動綜合出一個優化的門級電路。它可以接受多種輸入格式，如硬件描述語言、原理圖和網表等，并產生多種性能報告，在縮短設計時間的同時提高設計性能。

SYNOPSYS公司發布的新版本DC還擴展了拓撲技術，以加速采用先進低功耗和測試技術的設計收斂，幫助設計者提高生產效率和芯片性能。拓撲技術可以幫助設計人員正確評估芯片在綜合過程中的功耗，在設計早期解決所有功耗問題。新的DC采用了多項創新綜合技術，如自適應retiming和功耗驅動門控時鐘，性能較以前版本平均提高8%，面積減少4%，功耗降低5%。此外，DC采用可調至多核處理器的全新可擴展基礎架構，在四核平臺上可產生兩倍提升的綜合運行時間。

3.靜態時序分析工具

SYNOPSYS公司的PrimeTime是目前集成電路設計公司唯一通用的靜態時序分析工具。PrimeTime是一種標準的門級靜態時序分析工具，可以在28nm甚至更低的工藝節點上對高達5億個晶體管的設計進行分析。此外，PrimeTime還提供拓展的時序分析檢查、片上變量分析、延遲計算和先進的建模技術，并且支持大多數晶圓廠的晶體管模型。

新版的PrimeTime還包括了PrimeTime SI、PrimeTime ADV和PrimeTime PX組件，分別對信號完整性、片上變量變化以及門級功耗進行分析，極大地加速了設計者的流片過程。

4.版圖布局布線工具

SYNOPSYS公司的IC Compiler（ICC）和Cadence公司SoC Encounter是工業界和學術界常用的兩種版圖布局布線工具。

（1）IC Compiler

IC Compiler是SYNOPSYS公司開發的新一代布局布線工具（用于替代前一代布局布線工具Astro）。Astro解決方案由于布局、時鐘樹和布線獨立運行，有其局限性。IC Compiler的擴展物理綜合技術突破了這一局限，將物理綜合擴展到了整個布局和布線過程。IC Compiler作為一套完整的布局布線設計工具，它包括了實現下一代設計所必需的一切功能，如物理綜合、布局、布線、時序、信號完整性優化、低功耗、可測性設計和良率優化。

相比Astro，IC Compiler運行時間更快、容量更大、多角/多模優化更加智能，而且具有改進的可預測性，可顯著提高設計人員的生產效率。同時，IC Compiler還推出了支持32nm、28nm技術的物理設計。IC Compiler正成為越來越多市場領先的集成電路設計公司在各種應用中的理想選擇。IC Compiler引入了用于快速運行模式的新技術，在保證原有質量的情況下使運行時間縮短了35%。

（2）SoC Encounter

嚴格地說，SoC Encounter不僅僅是一個版圖布局布線工具，它還集成了一部分邏輯綜合和靜態時序分析的功能。作為布局布線工具，SoC Encounter在支持28nm先進工藝的同時，還支持1億門晶體管的全芯片設計。在低功耗設計中，往往需要大量門控時鐘以及動態電壓、頻率調整所產生的多電壓域，SoC Encounter可以在設計過程中自動劃分電壓域，并插入電壓調整器來平衡各個電壓值，同時對時鐘樹綜合、布局、布線等流程進行優化。此外，SoC Encounter在RTL轉GDSII的過程中還可以執行良率分析，評估多種布局布線機制、時序策略、信號完整性、功耗對良率的影響，最終得到最優的良率設計方案。