1.3 FinFET

除了平面FD-SOI MOSFET，準平面（以及全耗盡）FinFET也是未來納米級CMOS器件的主要發展方向。相比于FD-SOI MOSFET早在20世紀80年代就開始發展，FinFET結構直到1991年才被提出，并且又經過了十年時間，由于其獨特的非平面結構，才逐漸得到了學術界和工業界的關注。隨著英特爾公司在2012年宣布從22nm節點開始，FinFET將成為他們發展的基本CMOS器件，Fin-FET才得以進入高速發展階段。FinFET采用兩個或者三個有效柵極的結構，而且體的厚度要大于FD-SOI（大約是2倍），因而能夠更有效地控制短溝道效應。獨特的準平面結構也使其可以在特殊的工藝過程中進行折中設計。

1.3.1 三柵以及雙柵FinFET

典型的FinFET結構如圖1.8所示，對于雙柵結構，兩個有源柵極位于鰭形超薄體硅的兩側。如果是三柵結構則可以通過減薄體頂部的絕緣體來構建頂部柵極。相反地，雙柵結構可以在鰭形硅的頂層柵極上加入厚的絕緣層來實現。在這類結構中，工程師必須考慮器件的靜電、寄生電容、源-漏串聯電阻，以及相關器件的處理和集成，才能完成最佳的設計折中。

圖1.8 FinFET結構圖

a）典型的準平面FinFET b）實際的雙柵、三柵，以及理想的雙柵結構

1.3.1.1 鰭形超薄體摻雜效應

與FD-SOI相同，納米級FinFET也采用無摻雜的鰭形超薄體。采用該方式的另一個原因涉及雙柵和三柵的結構選擇。從物理角度看，具有摻雜超薄體的三柵FinFET可以在一定程度上顯示出工藝角效應存在的問題。參考圖1.8b，三柵FinFET超薄體的尺寸為h_Si=t_Si=L_eff。對于L_eff=28nm的器件，柵氧化層厚度（t_ox）為1.1nm。而SOI氧化埋層的厚度（t_BOX）為200nm。在三維仿真中，Fin-FET需要進行簡化，這時假設突變源-漏結具有10nm的柵交疊，這意味著本征器件以外的散射場效應可以忽略。此外，假定體截面為矩形，并且通過適當定義器件域網格來驗證此三維建模。

具有摻雜以及無摻雜超薄體，且L_eff=28nm的三柵FinFET的I_DS-V_GS特性如圖1.9所示。對于摻雜器件N_B=8.0×10¹⁸cm^-3，柵極材料為n+多晶硅。該器件具有良好的亞閾值特性，短溝道效應也得到了良好控制。漏致勢壘降低至35mV/V。然而，摻雜三柵FinFET良好的短溝道效應控制源于在鰭體邊緣區域流動的亞閾值電流，該亞閾值電流可以看作是具有非常小半徑的納米管，或有效體厚度t_Si（eff）<<t_Si。因為受到高摻雜控制的二維電場效應，這些區域具有比遠離鰭體邊緣區域更低的閾值電壓。

圖1.9 具有摻雜以及無摻雜超薄體，且L_eff=28nm的三柵FinFET的I_DS-V_GS特性

另外對具有不同體尺寸器件的三維數值模擬，可以進一步分析摻雜體的三柵FinFET。如圖1.10所示，亞閾值區的I_DS-V_GS特性實際上與體的尺寸無關，這也證明了亞閾值區特性主要由具有更低閾值電壓的邊角區域所決定。然而，強反型區電流隨著器件有效柵寬尺寸而變化，說明相比于邊角區域，三個表面溝道具有更高的電導。與無摻雜器件不同，摻雜FinFET的有效寬度（W_eff）近似等于2h_Si+t_Si。

我們對于摻雜體三柵FinFET的分析，可以了解它是相對優化的器件結構。在弱反型區中，占主要矛盾的邊角電導能夠確保對短溝道效應的良好控制，同時還能保證相對低的泄漏電流I_off，而在強反型區中，三個表面溝道又保證了良好的導通電流I_on。然而，在實際的三柵FinFET中，t_Si（eff）和邊角電導依賴于角的有限曲率半徑，與超薄體摻雜濃度一樣難以控制。因此，與摻雜的FD-SOI MOSFET和經典（摻雜）MOSFET一樣，摻雜的三柵FinFET在納米級工藝中，從技術上而言是不可行的。

圖1.10 不同鰭形體尺寸時，摻雜n溝道三柵FinFET的電流—電壓特性（N_B=8.0×10¹⁸cm^-3，t_ox=1.1nm，t_BOX=200nm，L_eff=28nm）

無摻雜三柵FinFET具有禁帶中央的柵極，邊角電導得到抑制，這是因為之前討論的二維電場并不存在。然而，由于鰭形-超薄體的尺寸較大（h_Si=t_Si=L_eff），所以短溝道效應十分嚴重。如果要控制短溝道效應，就必須減小t_Si，這在無摻雜三柵FinFET中是可以實現的。

1.3.1.2 體反型效應

對于無摻雜三柵FinFET，在弱反型和強反型情況下，體反型都是十分重要的機制，它會對導通電流I_on、有效柵寬產生一定的影響，我們這里進行詳細討論。

1.對導通電流I_on的影響

我們首先基于三維仿真結果來比較無摻雜三柵和雙柵n溝道FinFET。突變源/漏結或有效溝道長度（L_eff=L_g）為25nm，柵氧化層厚度（t_ox=EOT）為1.2nm，而厚氧化埋層厚度為200nm。對于雙柵FinFET，頂層柵氧化層厚度為50nm，這可以使得頂層柵電極失效，它同時也是三柵FinFET的t_ox。鰭形硅的超薄體沒有摻雜，且t_Si=13nm。禁帶中央金屬柵用于閾值電壓的控制。

當h_Si=39nm時（鰭形翅片的長寬比a_f=h_Si/t_Si=3），雙柵和三柵FinFET的電流—電壓特性如圖1.11所示。當V_GS=V_DS=1V時，相比于雙柵FinFET，三柵FinFET的I_on僅有5.4%的增加。這個增加比例遠小于表面反型所達到的預期值——ΔI_on（TG）/ΔI_on（DG）=t_Si/2h_Si=1/（2a_f）=16.7%（三柵和雙柵FinFET的有效寬度分別為W_eff（TG）=2h_Si+t_Si，W_eff（DG）=2h_Si）。圖1.11還比較了兩類器件的亞閾值特性。三柵FinFET的閾值電壓僅比雙柵FinFET高10mV。亞閾值特性之間的微小差異并不能解釋ΔI_on（TG）與ΔI_on（DG）的差別。對于不同的a_f值，ΔI_on（TG）與ΔI_on（DG）的差異如圖1.12所示。值得注意的是，當，由于頂層柵導致的I_on增加只有14%，遠小于預期的54.2%。也就是說，在極端情況下，雙柵FinFET的I_on大約是三柵FinFET的I_on的90%。這些結果表明，基于表面反型定義的有效寬度W_eff，在雙柵FinFET和三柵FinFET中，并不能有效表示I_on和C_G的狀態。

圖1.11 無摻雜雙柵和三柵FinFET的電流—電壓特性

圖1.12 三柵FinFET和雙柵FinFET電流增益比例與鰭形翅片的長寬比a_f的關系

對于這種結果一種合理的解釋是，在雙柵FinFET中兩側柵的電場散射會在頂層鰭形表面產生大量反型電荷。事實上，有文獻提出可以利用這種電場散射來實現底部柵極的延展。然而，圖1.11中，有頂層柵層疊和無頂層柵層疊雙柵FinFET中I_on的對比表明，當a_f=3時，兩者只有1.5%的差別。這意味著散射電場效應較小，可以忽略，這也就無法解釋三柵FinFET中I_on增加較小的原因。

但是基于圖1.8b中的三種器件結構，我們可以利用電子密度（n）來進行解釋。以圖1.8中的結構建立坐標系，橫向分別為x軸和y軸，縱向為z軸。如圖1.13所示，取溝道中部（y=L_eff/2），V_GS=V_DS=1V，在沒有頂層柵層疊的雙柵FinFET中，體反型產生的反型電荷實際上遠離側壁。電場散射的整體影響如圖1.14所示，其中展示了鰭形中部下側的電子密度。兩個雙柵FinFET結構中的整體反轉電荷反映了電場散射對I_on變化1.5%的影響。

圖1.13 雙柵和三柵FinFET中，沿著頂層鰭表面，溝道中部（y=L_eff/2）下的電子密度

圖1.12中，三柵FinFET和雙柵FinFET相比，實際結果小于預期I_on，這主要是由于導通情況下的強反型造成的。在三種結構中，遠離表面的襯底都具有高摻雜（n>2×10¹⁸cm^-3）。雙柵FinFET中的體反型電荷對I_on有很大貢獻，這可能部分歸因于鰭形襯底電子遷移率（μ_b）可以高于表面電子遷移率（μ_s），因此增加頂柵并不是十分有益。為了給出更定量的解釋，我們可以用反型電荷密度的表面分量（Q_is）和襯底分量（Q_ib）來表示雙柵FinFET的導通電流：

這里假設表面電荷項中W_eff=2h_Si，襯底電荷項中W_eff=h_Si，υ_s和υ_b分別表示鰭形表面和鰭形襯底中的平均載流子遷移率。需要注意的是遷移率不僅和_μs、μ_b有關，還與V_DS相關。其中，V_DS控制電場E_y（x），并且決定了溝道中的速度飽和/過沖。事實上，如果a_f大于1，式（1-20）是一個合理的表達式，它使得鰭-體部分的有效寬度近似等于h_Si。對于圖1.13和圖1.14中的雙柵FinFET，a_f=3，當V_DS=V_GS=1V時，Q_ib>Q_is。因此，通過式（1-20），我們定義一個I_on（DG）的重要增加量，該增加量超過由W_eff=2h_Si引起的增加量。

圖1.14 雙柵和三柵FinFET中，溝道中部（y=L_eff/2），鰭形中部下側的電子密度

需要注意，因為大多數短溝道都有速度飽和的趨勢，所以υ_b和υ_s的大小可比。然而，由于速度過沖，使得μ_b>μ_s，所以式（1-21）使得襯底反型對I_on（DG）產生更大的影響。

雙柵FinFET中存在的大量襯底反型電荷定義了式（1-21）中的I_on（DG），而在三柵FinFET中，即使增加頂層柵極，也只會在頂層表面使得整體反型電荷和I_on少量增加。相比于雙柵FinFET，三柵FinFET中I_on預期值和實際值的差別反映了電流襯底反型分量的重要性。實際上，在所有雙柵FinFET仿真中，都表明襯底電流是I_on（DG）中的主要部分。因為顯著的電場散射對I_on（DG）影響隨著a_f的減小而增加，襯底電流在I_on（DG）中的比例也會有所變化。但是頂層柵極始終受到嚴重限制，所以器件電流主要還是由襯底反型電荷決定的。

襯底反型與無摻雜的薄體相關，因為不存在重要的耗盡層電荷，亞閾值區域的電勢和載流子密度在整個薄體中都是一致的，這種情況也出現在無摻雜體和厚氧化埋層的單柵FD-SOI MOSFET中。這意味著這些器件的關斷電流正比于體/溝道的截面積：I_off∝h_Sit_Si，并且不會受到頂層柵極的影響。隨著柵極電壓（V_GS）增加，這種一致性得到保持，同時在強反型情況下產生襯底反型。襯底反型的程度由表面電場電子屏蔽決定，可以用無離子化摻雜電荷的泊松方程表示：

式（1-22）的解依賴于德拜長度。其中，隨著t_Si增加，n會隨之下降，如圖1.15所示。對于非常厚的t_Si，短溝道效應會產生更大的n值。

圖1.15 無頂層柵層疊雙柵FinFET中，頂層鰭形-體表面中部，以及溝道中部（y=L_eff/2）處導通電子密度與鰭寬的關系

2.有效柵寬

在無摻雜雙柵FinFET中，因為襯底反型的影響，無論關斷還是導通狀態，兩個側壁鰭形表面的有效寬度2h_Si無法反映所有的反型電荷和電流。有效柵寬可以簡單地定義為

柵電容可以通過面積L_effh_Si計算得到。然而，三柵FinFET的有效柵寬卻不能直接定義。三柵FinFET中體反型對W_eff的限制效應是三柵CMOS相對于雙柵和單柵FD-SOI CMOS柵極版圖面積有效率低的根本原因。對于更優的三柵CMOS，則需要更高、更薄的鰭片。我們現在來分析多鰭片FinFET（見圖1.16）的版圖面積有效率，來指導器件設計。對于給定的L_g和電流，對應于平面單柵MOSFET的柵面積A_SG=L_gW_g，雙柵FinFET的面積是A_DG=L_g[W_gP/（h_Sif_DG）]，其中，P是鰭的間距；f_DG是雙柵相對于單柵在h_Si=W_g時提供的電流增強因子。在某些情況中，f_DG可能大于2，我們這里假設f_DG等于2，也就是相當于假設W_eff（DG）=2h_Si。

圖1.16 多鰭片FinFET

a）多柵/多指FinFET的頂視圖 b）橫截面圖

那么對于三柵FinFET，柵面積可以表示為A_TG=L_g[W_gP/W_eff（TG）]，其中有：

由于存在襯底反型，t_Si（eff）<t_Si，當f_DG=2，經過仿真可以得到：

當a_f=3，結合式（1-25）和圖1.12可以得到t_Si（eff）=4.2nm，遠小于實際值t_Si=13nm。從式（1-24）和式（1-25）可以推斷出t_Si（eff）和W_eff（TG）對鰭尺寸的復雜依賴性，同時，我們還應該注意到由于體反型對V_GS依賴性而產生的隱性影響。

1.3.2 實際中的結構選擇

以上討論揭示了FinFET必須保持無摻雜的原因。同時也解釋了當鰭形長寬比小于2倍時，尤其在更大a_f值時，雙柵FinFET仍然能提供與三柵FinFET相同I_on的原因。具有中等a_f時，由于三柵FinFET的I_on增加小于雙柵器件的I_on增加，所以三柵器件在柵極版圖面積效率方面的優勢不明顯。

體反型對于納米級FinFET的特性和設計具有重要意義。首先，在雙柵和三柵FinFET中，基于表面反型定義的W_eff并不能合理地反映電流（電容）值。事實上，在三柵FinFET中，I_on和I_off遠小于表面W_eff的值。其次，對于中等大小的a_f值，頂層柵極并不是必須的。第三，由于體反型，相比于雙柵FinFET，在三柵FinFET中，由W_eff定義的柵極版圖優勢實際上要小得多。第四，量子化效應將進一步增強體反型效應。

此外，與三柵FinFET上的薄柵介質不同，具有厚頂層鰭片介質使得器件在工藝和架構方面具有更大的靈活性。例如，可以通過使用厚的頂部介質作為掩膜來蝕刻鰭片和分離柵極，并提供一定的保護。同時，在較高a_f的柵電極刻蝕器件過程中，厚的頂部介質也可以提供鰭片-漏/源區域的保護。因此，雙柵Fin-FET是一種更優的結構。