1.2 平面全耗盡絕緣襯底上硅（FD-SOI）MOSFET

雖然PD-SOI和FD-SOI技術早在20世紀80年代就已經開始發展，但直到SOI技術成熟，才使得高品質SOI晶圓中氧化埋層厚度縮減到10nm成為可能。早期的FD-SOI具有厚的氧化埋層，且導通電流I_on較大（這是由于厚氧化埋層上薄的FD-SOI體引起的柵襯底電荷耦合所產生的），如圖1.5a所示。然而，在工藝特征尺寸L_g進入納米級階段的早期，由于遷移率飽和、氧化埋層二維效應、電場邊緣效應（見圖1.5b），以及t_Si縮減的技術瓶頸，SOI技術并沒有快速的發展，所以CMOS工藝仍然是工藝的主流技術。隨著SOI晶圓技術的發展，許多工程師認為，與FinFET相比，具有薄氧化埋層的FD-SOI MOSFET的工藝相對簡單、短溝道效應容易得到控制、電源電壓較低，且閾值電壓和功耗也可以通過背柵進行調節。在這一小節中，我們首先回顧一下與厚氧化埋層和薄氧化埋層有關的器件特性，之后對厚氧化埋層FD-SOI MOSFET縮放規律進行分析，并描述源于薄氧化埋層和背柵（襯底）設計和偏置的獨特性能及可擴展性。

圖1.5 a）具有厚氧化埋層的單柵FD-SOI nMOSFET結構

b）電場邊緣效應的等值線和電場矢量的數值模擬（厚氧化埋層FD-SOI nMOSFET，L_eff=0.2μm；t_Si=100nm；t_BOX=350nm）

1.2.1 采用薄氧化埋層的原因

對于FD-SOI MOSFET，薄的氧化埋層存在一些不利的影響，但之前討論過的多種優勢仍然使其成為納米級CMOS器件的重要組成。比如，具有地平面的薄氧化埋層增強了對短溝道效應的控制，并使得閾值電壓可控，但也使得工藝材料和過程復雜化，同時也在一定程度上影響了電荷耦合效應，降低了CMOS器件的工作頻率。

1.厚氧化埋層的電場散射

厚氧化層中（對于傳統SOI MOSFET，t_BOX大約為100～200nm）的電場散射（見圖1.5b）是阻礙FD-SOI向100nm以下尺寸發展的主要瓶頸。由于存在厚的氧化埋層（同時存在地襯底），在納米級FD-SOI MOSFET中，一維橫向電場完全淹沒在漏極/源極產生或散射的二維電場中。從物理角度看，這個電場源自源/漏極耗盡電荷，并終止于SOI的體/溝道中。該電場不但會增強SOI體中二維效應引起的短溝道效應，還會增加亞閾值電流。

為了模擬氧化埋層電場散射，并了解其影響，我們結合超薄體中的二維泊松方程[式（1-1）]對FD-SOI MOSFET進行亞閾值分析。

而氧化埋層中的拉普拉斯方程為

我們求解式（1-2），假設兩個偏微分不是強關聯的，并從解中定義一個有效背柵偏置電壓V_GbS（eff）來近似式（1-1）中的背柵邊界條件，就可以定量分析電場耦合效應，也就可以得到：

將式（1-2）中的解用于式（1-4），從而得到式（1-4）中?（x，y）的解：

該解定義了弱反型區中的電流。在式（1-3）中，E_y0為超薄體-氧化埋層界面處（x=t_Si），靠近源極一側（y=0）的橫向電場，它取決于式（1-1）的解。此外，對于式（1-2）的解，κ和γ用于定義與x無關的有效橫向邊界條件（在y=0和y=L_eff處）的小于單位1的加權因子，它們只和t_BOX有關。數值模擬表明，當t_BOX=100nm時，κ≈0.9，γ≈0.7，而且它們隨著t_BOX的增加而降低。

我們注意到V_GbS（eff）>V_GbS，這意味著在超薄體中存在反型的趨勢。且對于長溝道L_eff和薄的t_BOX，V_GbS（eff）趨近于V_GbS。同時，當t_Si變薄時，E_y0和電場散射開始降低。由于氧化埋層的電場散射，式（1-3）中的E_y0和V_DS都會增強短溝道效應，除了減薄t_BOX和t_Si。需要注意的是，通過降低V_GbS（eff）和閾值電壓的耦合和增加溝道的前柵控制，減薄t_BOX則會直接降低氧化埋層電場散射對短溝道效應的影響。

2.減薄氧化埋層厚度的益處

基于之前對模型的討論，我們知道減薄氧化埋層是抑制氧化埋層電場散射最直接的方法。然而，這種方法需要大幅度減薄t_BOX。對于納米級L_g，二維數值器件的模擬結果顯示，要有效降低短溝道效應影響，必須使得t_BOX小于25nm。

對于具有地襯底和薄氧化埋層的FD-SOI MOSFET，二維數值器件模擬結果表明我們需要將L_eff/t_Si的比值控制在3.5～4，才能將短溝道效應控制在有效范圍之內。而傳統的厚氧化埋層FD-SOI MOSFET則需要。所以，由于t_Si=5nm和突變源/漏結的下限限制，薄氧化埋層FD-SOI MOSFET的特征尺寸可以縮小至L_g=18nm，這個尺寸突破了傳統厚氧化埋層設計所認為的L_g=25nm的下限。雖然減薄氧化埋層可以抑制氧化埋層的電場散射，但這種抑制作用不是提高薄氧化埋層FD-SOI MOSFET對短溝道效應的主要因素。數值器件模擬結果表明在亞閾值情況下，由薄氧化埋層和地襯底定義的非對稱性，使得器件的體中具有較大的空間常數E_xc。而且，當L_g按比例縮小時，與厚氧化埋層器件中可忽略的橫向場（見圖1.6）相反，該電場通過將主要電流或者最大的泄漏源/漏通路限制在（前）柵表面，有助于抑制超薄體中的二維效應。此外，超薄體中大的E_xc直接意味著氧化埋層中存在較高的橫向電場，這也有助于抑制氧化埋層的散射效應。換句話說，在薄氧化埋層MOSFET中，超薄體中較小的橫向電場二維效應，以及減小的氧化埋層散射效應實現了對短溝道效應更優的控制。需要注意的是，較大的E_xc值可以通過對厚氧化埋層加載大的襯底偏置電壓來實現，也就意味著可以實現更優的短溝道效應控制。

圖1.6 薄氧化埋層和厚氧化埋層FD-SOI nMOSFET的電勢變化（電勢斜率為E_xc）

3.薄氧化埋層的設計挑戰

減薄氧化埋層厚度會增加電荷耦合系數，從而增加有效體電容C_b（eff）。C_b（eff）定義了低電壓V_GS時的本征柵電容。反過來，降低t_BOX會增加長溝道系數[S=（kT/q）lg（1+r）]，降低I_on。由較大E_xc引起的載流子遷移率下降，也會進一步降低I_on。同時，相比于厚氧化埋層結構，由于存在更大的C_b（eff）和更小的I_on，薄氧化埋層會產生更大的傳播延時。實際上，在厚氧化埋層結構中，因為。同時，薄氧化埋層結構的傳播延時也要大于雙柵FinFET結構。這是因為雙柵FinFET中，低V_GS時的柵電容可以忽略，這使其具有較大的速度優勢。事實上，隨著氧化埋層厚度逐漸減薄到t_ox，所有有益的電荷耦合效應都會受到影響。事實上，薄氧化埋層會產生更大的寄生源/漏-襯底電容C_S/D，進一步降低器件的工作速度。有仿真表明，由于較大C_S/D的影響，薄氧化埋層FD-SOI環振的延遲時間比厚氧化埋層大20%以上。

此外，具有薄氧化埋層的襯底性能也會影響FD-SOI器件的特性。對于典型的低摻雜SOI襯底，襯底耗盡傾向于加劇薄氧化埋層的電場散射。雖然采用地平面的重摻雜襯底可以緩解這種影響，但我們需要選擇性地摻雜NMOS和PMOS器件的襯底，這會使得工藝復雜化，從而進一步增大C_S/D，降低工作速度。最后，因為傳統SOI結構的襯底都需要接地電位，所以對于pMOSFET的共模襯底-源偏置V_GbS=-V_DD。在薄氧化埋層結構中，這種連接會增加泄漏電流。

1.2.2 超薄體中的二維效應

為了更好地理解納米級FD-SOI MOSFET的縮放和設計理論，我們回顧了準二維器件解析分析、二維數值器件模擬以及納米級單柵FD-SOI MOSFET的器件仿真。厚氧化埋層結構的仿真結果表明了為什么通過溝道摻雜的V_th控制不是超大規模FD-SOI CMOS的可行選擇，以及因此為什么必須采用非摻雜溝道和具有調諧功函數的金屬柵。如果沒有采用薄氧化埋層，對于短溝道效應定量和定性分析表明需要有t_Si<100nm，L_eff<50nm。然而，超薄t_Si的載流子量化效應增加了隱含的制造負擔，使得t_Si的實際極限約為5nm。在具有超薄體的超大規模FD-SOI器件中，源/漏串聯電阻是一個嚴重的問題，但是諸如無注入、分面凸起的源/漏區域優化已經證明可以在一定程度上緩解這個問題。模擬結果還表明，t_Si的適度變化在一定范圍內是可以接受的，但是能量量化會顯著地影響工藝縮放技術的性能，因此在最優FD-SOI MOSFET設計中必須適當地加以考慮。

我們知道，減薄t_Si可以有效抑制短溝道效應。但一些文獻的仿真結果表明，當t_Si極薄時，通過減薄t_BOX來控制氧化埋層散射效應的功能就會減弱。因此，對于具有超薄體的FD-SOI MOSFET，超薄體中的二維效應是主要矛盾，這種情況在厚氧化埋層器件中也同樣存在。

1.反亞閾值斜率（S）

為了簡化說明超薄體中的電勢（?）是如何響應所施加的柵極偏壓，我們將疊加原理應用于二維泊松方程。當V_DS=0V時，電勢表示為?₀（x，y）=?₁（x）+Δ?₁（x，y），如圖1.7所示。通道中的位置y=y_s表示縱向電場E_y1遠小于E_y1（y=0），且電勢接近最小值的坐標。V_DS的增加使得二維電勢受到更多的擾動影響[?₀（x，y）=?₁（x）+Δ?₁（x，y）]，這會導致最小電勢進一步增加，從而定義了漏致勢壘降低效應。其中，?₁（x）為一維解，Δ?₁（x，y）表示由于二維效應產生的電勢增量，在弱反型區滿足：

圖1.7 當V_DS=0V，電勢表示為?₀（x，y）=?₁（x）+Δ?₁（x，y）時，長溝道和短溝道MOSFET超薄體中，深度（x）處的靜電勢

通過近似，我們可以得到式（1-5）的解：

其中，η₁為空間常數。沿著溝道，滿足ΔE_y1（y_s）<<ΔE_y1（0），從源（y=0）開始到y=y_s對式（2-6）進行積分（其中ΔE為二維效應產生的電場變化），得到：

此時，沿橫跨薄膜，即x方向對式（1-6）的一次積分，可以得到前向和后向表面橫向電場之間的關系。而兩次積分則耦合了前表面（sf）和后表面（sb）電勢之間擾動的影響。最后，我們對前表面和后表面應用高斯定理，忽略反型電荷，可以得到：

從式（1-9）中可以看出，Δ?_1（sb）>Δ?_1（sf），但是任一擾動的重要程度取決于各自表面上的總電勢。

反亞閾值斜率基本的數學表達式可以表示為

?₀（max）表示源-漏通路的表面電勢。在式（1-10）中，m=dV_GS/d?_1（max）=1+（C_bC_oxb）/[C_oxf（C_b+C_oxb）]，對于具有厚氧化埋層的FD-SOI CMOS器件，C_oxb<<C_oxf，m≈1，而由前表面或者后表面定義的?₁（max）則可以表示為

其中，Θ（f）是海維賽德階躍函數（如果f為負數，則Θ（f）為0；如果f為0或正數，則Θ（f）為1），它定義了具有最高電勢的表面通路。海維賽德階躍函數表明，如果?_0（sb）>?₀（_sf），那么反亞閾值斜率由Δ?_1（sb）決定，反之則由Δ?_1（sf）決定。顯然，這種轉變在精確表征中是漸進的。而Θ（Δ?_0（sb）-?₀（sf））由超薄體摻雜密度N_B決定，包括最優值N_B=0的情況。

采用式（1-11）可以近似得到反亞閾值斜率為

其中，K表示式（1-11）中除了η₁以外的其他項，式（1-12）還假設，（Δ?_0s為源電勢和y_c電勢的差值），。式（1-12）中的負號表示隨著V_GS的增加，二維效應減弱。最終，將式（1-12）代入1.10，同時ε_Si/ε_ox≈3，得到：

需要注意的是，式（1-13）成立的前提是假設式（1-11）符合厚氧化埋層的條件。在薄氧化埋層，二維效應對于反亞閾值斜率的影響有所下降，但由于電荷耦合因子r的降低，反亞閾值斜率的值也有可能更高。

2.漏致勢壘降低（Drain-Induced Barrier Lowering，DIBL）

為了簡單表示漏致勢壘降低特性，我們將電勢重寫為?（x，y）=?₀（x，y）+Δ?₀（x，y），其中，?₀（x，y）為V_DS=0V時的電勢值，Δ?₀（x，y）為漏極偏置產生的電勢增量，在弱反型時滿足：

與式（1-6）類似，將兩個偏導數分離，得到：

其中，η₀為另一個空間常數。如果源極擾動的縱向場ΔE_y0遠小于平均橫向場V_DS/L_eff，沿著溝道進行積分，將邊界條件Δ?₀（y=0）=0和Δ?₀（y=L_eff）=0代入，可以得到。這里L_eff表示有效電子溝道長度，決定了超薄體溝道中的二維效應。

與式（1-8）和式（1-9）類似，忽略反型電荷，從式（1-15）中得到：

其中，Δ?_0（sf）和Δ?_0（sb）為最小表面勢的擾動值。對于FD-SOI器件，式（1-16）表明Δ?_0（sb）>Δ?_0（sf），這意味著后表面遠離柵極，受到柵極的控制較小。所以，后表面控制了漏致勢壘降低特性。在任何情況下，對于具有厚氧化埋層的FD-SOI MOSFET，且，從式（1-16）和式（1-17）中得到：

利用反亞閾值斜率模型（S），由于V_DS增加或者漏致勢壘降低導致的閾值電壓降低，可以表示為

其中，Θ（r）為海維賽德階躍函數，這近似解釋了漏致勢壘降低效應與?_0（sb）或?_0（sf）的關系。式（1-19）也是基于式（1-18）符合厚氧化埋層的條件，對于薄氧化埋層，ΔV_th要小一些。