1.4 基于g_m/I_D的設(shè)計(jì)方法

經(jīng)過長達(dá)半個(gè)世紀(jì)的發(fā)展，時(shí)至今日，CMOS工藝已經(jīng)成為模擬集成電路設(shè)計(jì)的基本平臺(tái)。相比于雙極型晶體管，CMOS晶體管不僅在開關(guān)電容和電荷模擬信號(hào)處理方面具有絕對(duì)優(yōu)勢，而且得益于數(shù)字消費(fèi)市場的推動(dòng)，CMOS工藝已經(jīng)從深亞微米推進(jìn)至納米級(jí)。因此集成電路芯片的頻率、功耗等性能都得到了極大的提升。但是在許多工程中，設(shè)計(jì)者卻難以利用這些優(yōu)勢。其主要原因在于，CMOS模擬集成電路需要非常復(fù)雜而精確的工藝庫模型，工程師很難通過仿真精確地預(yù)測所有設(shè)計(jì)結(jié)果。而且在納米級(jí)工藝中，隨著晶體管逼近物理尺寸的極限，工藝庫模型的復(fù)雜度急劇增加，芯片仿真與測試結(jié)果之間的鴻溝進(jìn)一步擴(kuò)大。為了在流片窗口前完成設(shè)計(jì)，工程師們被迫手動(dòng)計(jì)算復(fù)雜的模型參數(shù)，并進(jìn)行反復(fù)的迭代仿真，極大地降低了設(shè)計(jì)效率。

本節(jié)主要介紹基于g_m/I_D的模擬集成電路設(shè)計(jì)方法。該方法的優(yōu)勢在于不需要復(fù)雜的公式計(jì)算，我們就可以有效地提高對(duì)CMOS小信號(hào)模型行為的預(yù)測性。在后續(xù)的介紹中，我們會(huì)對(duì)g_m/I_D有一個(gè)更為詳細(xì)的定義，但在討論初期我們可以將其作為一個(gè)MOS晶體管直流偏置條件的變量。

1.4.1 模擬集成電路的層次化設(shè)計(jì)

模擬集成電路設(shè)計(jì)的抽象化層次如圖1.17所示。在最高的系統(tǒng)層次中，工程師們可以采用線性信號(hào)與系統(tǒng)理論進(jìn)行分析，比如濾波器、增益模塊以及運(yùn)放電路等線性模塊都可以采用這種方法。這些線性分析方法都具有堅(jiān)實(shí)的數(shù)學(xué)理論基礎(chǔ)，所以我們可以清晰地理解各個(gè)模塊的工作原理。但在低層次的電路和晶體管級(jí)，情況則完全不同，我們可以很容易地利用運(yùn)放模塊搭建一個(gè)增益級(jí)，但如何設(shè)計(jì)晶體管的寬長比，定義偏置電流，進(jìn)而建立一個(gè)合適的運(yùn)放電路則要困難得多。這里主要有兩個(gè)原因。首先，晶體管的行為是非線性的，這意味著我們無法應(yīng)用經(jīng)典的信號(hào)與系統(tǒng)分析來分析這類非線性系統(tǒng)。其次，CMOS工藝技術(shù)的飛速進(jìn)步也使得設(shè)計(jì)理論不斷更新。因此，我們無法掌握一套完整而又緊湊的晶體管方程，既能方便地進(jìn)行手動(dòng)計(jì)算，又能精確地匹配電路模型仿真。

圖1.17 模擬集成電路設(shè)計(jì)的抽象化層次

1.4.2g_m/I_D設(shè)計(jì)方法所處的地位

設(shè)想，如果我們能將晶體管也等效為與系統(tǒng)相類似的器件，也就是進(jìn)行線性化等效，那么我們就可以極大地簡化設(shè)計(jì)過程。因此，我們通常將每一個(gè)晶體管近似為一些理想器件，來構(gòu)成所謂的小信號(hào)模型，如圖1.18所示（本書所有涉及晶體管的圖形符號(hào)都是基于Candence IC 617的標(biāo)準(zhǔn)）。

圖1.18 晶體管小信號(hào)模型

顯而易見，采用小信號(hào)模型的缺點(diǎn)在于這種等效會(huì)引入一定程度的誤差，這在近似過程中是不可避免的。但是這種近似的優(yōu)勢也非常明顯，通過線性化近似，我們可以很容易地定義增益、帶寬、頻率響應(yīng)、極點(diǎn)和零點(diǎn)的概念。圖1.19很好地解釋了基于g_m/I_D的設(shè)計(jì)方法是如何融入我們的設(shè)計(jì)過程。在最頂層是屬于信號(hào)與系統(tǒng)的分析領(lǐng)域，最底層是獨(dú)立的晶體管，我們需要這些晶體管依照預(yù)設(shè)的參數(shù)指標(biāo)完成電路設(shè)計(jì)。而位于兩者中間，作為抽象系統(tǒng)與物理器件橋梁的就是g_m/I_D的設(shè)計(jì)方法。在接下來的討論中，我們會(huì)進(jìn)行詳細(xì)分析。

圖1.19 g_m/I_D設(shè)計(jì)方法所處的地位

1.4.3gm/I_D設(shè)計(jì)方法的優(yōu)勢

在模擬集成電路設(shè)計(jì)中，我們通常都會(huì)使用傳統(tǒng)的基于過驅(qū)動(dòng)電壓（V_ov）的設(shè)計(jì)方法。基于V_ov和基于g_m/I_D的設(shè)計(jì)方法都可以量化地確定晶體管的直流偏置點(diǎn)。但兩者卻有很大的不同。首先，當(dāng)我們選擇基于V_ov的設(shè)計(jì)方法時(shí)，我們實(shí)際上默認(rèn)選擇接受晶體管長溝道模型的有效性。但在先進(jìn)納米級(jí)CMOS工藝的晶體管中，許多基于長溝道模型的偏微分推導(dǎo)公式不再適用。因此，基于V_ov的設(shè)計(jì)方法也就無法保證電路功能和性能與推導(dǎo)的結(jié)果相同。為了彌補(bǔ)長溝道模型的不足，設(shè)計(jì)者試圖用短通道效應(yīng)和各種基于不同物理參數(shù)的曲線進(jìn)行擬合來完善。但最終的結(jié)果是導(dǎo)致基于V_ov設(shè)計(jì)方法的復(fù)雜化，而且與真實(shí)物理模型的匹配度也不盡如人意。而與之相反，基于g_m/I_D的設(shè)計(jì)方法并不依賴于長溝道模型的有效性，而僅依賴于仿真的有效性。該方法實(shí)際上是一種基于查找表的分析方法，其基本原理是，由于控制MOSFET的方程過于復(fù)雜，所以我們在設(shè)計(jì)時(shí)不再使用這些方程，而是利用查找表或者圖表的方式進(jìn)行設(shè)計(jì)。同時(shí)，因?yàn)檫@些查找表和圖表都是利用SPICE器件仿真得到的，所以它們的準(zhǔn)確度要遠(yuǎn)高于長溝道模型。

圖1.20總結(jié)了基于V_ov和基于g_m/I_D的設(shè)計(jì)方法的差異。在兩種設(shè)計(jì)方法中，我們都需要工藝參數(shù)的物理信息。畢竟，這些參數(shù)決定著晶體管的性能。在長溝道模型中，所需的工藝參數(shù)僅限于最基本的幾個(gè)要素，如遷移率（μ）、柵氧化層厚度（t_ox）等。這些參數(shù)也是我們進(jìn)行手動(dòng)計(jì)算所必需的。由于長溝道模型的不精確性，初始設(shè)計(jì)往往與預(yù)期目標(biāo)相距甚遠(yuǎn)，工程師們需要在手動(dòng)計(jì)算與仿真過程中反復(fù)迭代，直到消除模型參數(shù)和仿真參數(shù)之間的鴻溝，才能得到相對(duì)滿意的設(shè)計(jì)結(jié)構(gòu)。同時(shí)，基于g_m/I_D的設(shè)計(jì)方法利用完整的SPICE模型，從而保證最初的設(shè)計(jì)參數(shù)只需要微小的調(diào)整，就可以達(dá)到最終的設(shè)計(jì)目標(biāo)。

圖1.20 兩種設(shè)計(jì)方法的比較

1.4.4 基于V_ov的設(shè)計(jì)方法

在模擬集成電路設(shè)計(jì)中，我們可以將V_ov作為一個(gè)設(shè)計(jì)變量。首先要牢記的是，我們需要將V_ov與小信號(hào)等效模型聯(lián)系起來，方能進(jìn)行合理的設(shè)計(jì)。在小信號(hào)等效模型中，我們首先考慮跨導(dǎo)g_m，g_m通常定義為漏源電壓對(duì)過驅(qū)動(dòng)電壓V_ov的斜率：

通過對(duì)式（1-26）的代數(shù)運(yùn)算，我們可以得出一個(gè)包含我們所感興趣的偏置變量的等式：

提出式（1-27）的目的有兩個(gè)，首先是建立g_m/I_D和V_ov的關(guān)系。在后續(xù)的討論中，我們會(huì)發(fā)現(xiàn)該式并不完整，這是因?yàn)閷?shí)際中這些變量之間的關(guān)系要更為復(fù)雜。但從目前的角度看，這兩個(gè)變量在一定程度上可以認(rèn)為是相等的。第二個(gè)目的是為了定義跨導(dǎo)有效性，這也是g_m/I_D的另一種表示方法。為了更好地說明其含義，我們通常使用mS/mA作為跨導(dǎo)有效性的單位，而不是簡單地使用1/V作為單位。這種單位的表示方式可以直觀地表明當(dāng)我們消耗電流時(shí)（電流用mA作為單位）所獲得的跨導(dǎo)值（跨導(dǎo)用mS作為單位）。

再回到跨導(dǎo)本身的定義中，跨導(dǎo)可以表示為

從式（1-28）可以看出g_m正比于I_D。如果要獲得更大的跨導(dǎo)，那么我們就要消耗更多的電流。但對(duì)于過驅(qū)動(dòng)電壓V_ov則要復(fù)雜得多，V_ov分別出現(xiàn)在兩個(gè)等式的分子和分母中。對(duì)于這兩種情況，我們進(jìn)行定量分析。首先對(duì)于第一種情況，假設(shè)V_ov恒定，保持為任意一個(gè)常數(shù)，那么對(duì)于一個(gè)簡單放大器，跨導(dǎo)g_m直接決定了增益值。我們很容易看出，只需要增加電流I_D，就可以相應(yīng)地增加g_m，那么增益也自然增大。

在第二種情況中，如果V_ov恒定，且仍為任意一個(gè)非零常數(shù)，我們也可以得到第一種情況的結(jié)論。但我們進(jìn)一步考慮，如果在極端情況下，我們將V_ov設(shè)置為接近零的數(shù)值，而保持I_D，那么對(duì)于g_m=2I_D/V_ov，在消耗有限電流的情況下，似乎可以得到幾乎無限的跨導(dǎo)效率。但在實(shí)際中，這個(gè)結(jié)論存在明顯的錯(cuò)誤。這是因?yàn)樵诳紤]該式的過程中，忽略了V_ov對(duì)電路工作速度的影響。我們知道晶體管的特征頻率f_T可以表示為

其中，C_gs為晶體管的柵源電容值。在飽和區(qū)有，再將式（1-28）的g_m代入式（1-29），可以得到：

通過式（1-30）中我們就可以理解為什么把V_ov設(shè)置為接近于零值是錯(cuò)誤的——因?yàn)樗俣鹊南拗啤?span id="oj99ryp" class="italic">g_m和f_T的折中關(guān)系如圖1.21所示。

對(duì)于一個(gè)晶體管而言，圖1.21表明跨導(dǎo)（增益）和特征頻率（帶寬）與V_ov都有著緊密的聯(lián)系。換句話說，既然兩者都與V_ov有關(guān)，那么我們就可以對(duì)兩者進(jìn)行優(yōu)化和折中設(shè)計(jì)選擇。舉例來說，如果我們需要一個(gè)低頻設(shè)計(jì)，那么可以選擇較小的V_ov，這樣可以保持一個(gè)較高的跨導(dǎo)效率（也意味著低功耗設(shè)計(jì)）；另一方面，如果是高頻設(shè)計(jì)，那么我們則需要一個(gè)較大的V_ov（意味著大功耗），相應(yīng)的跨導(dǎo)效率值就比較低。這也就是我們討論問題的核心。V_ov之所以有用，正是因?yàn)樗苁刮覀冊谀M設(shè)計(jì)中最重要的兩個(gè)參量之間進(jìn)行權(quán)衡。也就是說，對(duì)于一個(gè)確定的電流I_D，我們可以決定利用V_ov來確定將電流消耗花費(fèi)在g_m（以獲得更大的增益）上還是f_T（以獲得更大的帶寬）上。

以圖1.22中的簡單放大器電路舉例。設(shè)所需的帶寬為500MHz，增益為10。設(shè)計(jì)流程可以遵循圖1.23中的方式。

圖1.21 V_ov決定了跨導(dǎo)有效性和工作速度之間的折中關(guān)系

圖1.22 簡單放大器電路

1）為了獲得所需增益，可以得到：

2）由于輸入主極點(diǎn)決定放大器帶寬，所以有

3）所以可以得到特征頻率為

從圖1.23的②可以看出，為了滿足特征頻率，需要有V_ov≥0.62V；根據(jù)③又可以得到g_m/I_D≤32mS/mA。所以最終得到：。于是我們便得到了V_ov的最優(yōu)值。雖然更大的V_ov可以產(chǎn)生更高的工作頻率，但也會(huì)浪費(fèi)多余的功耗。而更小的V_ov則會(huì)導(dǎo)致晶體管的工作頻率無法滿足設(shè)計(jì)要求。

需要注意的是，在上述討論中我們并沒有涉及溝道電阻r_o，從一定意義上說這時(shí)的小信號(hào)等效模型是不夠完整的。這也使得基于V_ov的設(shè)計(jì)方法具有一定的局限性。總而言之，采用基于V_ov的設(shè)計(jì)方法比盲目調(diào)整寬長比的方法具有更優(yōu)的有效性。這時(shí)因?yàn)?span id="uegzici" class="italic">V_ov將g_m、C_gs以及漏源電流I_D串聯(lián)起來進(jìn)行設(shè)計(jì)考慮，明確了設(shè)計(jì)方向。但我們也要意識(shí)到，這些設(shè)計(jì)有效性的前提條件都是基于長溝道模型進(jìn)行考慮的。而實(shí)際上，長溝道模型的不準(zhǔn)確性限制了該方法的設(shè)計(jì)有效性。

圖1.23 利用V_ov進(jìn)行設(shè)計(jì)的示例

我們之前討論過，即使加入一些修正項(xiàng)，長溝道模型的不準(zhǔn)確性也會(huì)降低基于V_ov設(shè)計(jì)方法的精度。這里包含有多方面的原因。首先，我們將實(shí)際跨導(dǎo)有效性的SPICE仿真結(jié)果與長溝道模型預(yù)測結(jié)果相比較，如圖1.24所示。當(dāng)V_ov較大時(shí)，長溝道模型的預(yù)測值已經(jīng)與仿真結(jié)果有了大約25%的偏移。當(dāng)V_ov較小，以及V_ov≤0時(shí)，情況則要嚴(yán)重得多，長溝道模型仍然預(yù)測晶體管具有無限的跨導(dǎo)有效性，這顯然是錯(cuò)誤的。而在圖1.25中，長溝道模型對(duì)特征頻率f_T的預(yù)測結(jié)果也存在較大誤差。因此，我們便無法建立起跨導(dǎo)有效性和特征頻率之間的相互作用關(guān)系。

圖1.24 長溝道模型無法預(yù)測跨導(dǎo)有效性的結(jié)果

圖1.25 長溝道模型無法預(yù)測特征頻率的結(jié)果

我們還應(yīng)該注意到，在圖1.24和圖1.25中包含了V_ov≤0的區(qū)域，也就是我們所說的亞閾值區(qū)。在長溝道模型中，我們認(rèn)為MOSFET應(yīng)該偏置在等于或者大于閾值電壓的區(qū)域，否則MOSFET則處于截止?fàn)顟B(tài)。但在圖1.24中，仿真數(shù)據(jù)顯示即使進(jìn)入亞閾值區(qū)，g_m/I_D的值仍繼續(xù)增加。事實(shí)上，在低功耗設(shè)計(jì)中，將晶體管偏置在亞閾值區(qū)和弱反型區(qū)是十分有效的設(shè)計(jì)方法。但我們從圖1.25中也可以看出，當(dāng)晶體管偏置在亞閾值區(qū)和弱反型區(qū)時(shí)，晶體管的工作速度非常慢。這也意味著亞閾值區(qū)和弱反型區(qū)晶體管只能用于一些低頻設(shè)計(jì)。隨著CMOS工藝進(jìn)入納米級(jí)階段，對(duì)于許多功耗受限的設(shè)計(jì)，工作在亞閾值區(qū)和弱反型區(qū)的晶體管是必不可少的。如果模型中沒有包括這兩類區(qū)域的參數(shù)信息，我們則認(rèn)為這類晶體管模型并不完整。

因此，雖然V_ov在理論上是一個(gè)十分有效的設(shè)計(jì)變量，但在實(shí)際應(yīng)用中卻存在不足。其本質(zhì)原因在于，基于V_ov的設(shè)計(jì)方法所依賴的長溝道理論并不是十分精確。于是我們需要一個(gè)新的設(shè)計(jì)變量，該變量既具有V_ov的內(nèi)涵，又能保證手動(dòng)計(jì)算與仿真結(jié)果的一致性。

1.4.5g_m/I_D設(shè)計(jì)方法詳述

在之前的討論中，我們知道V_ov和g_m/I_D類似，都是與偏置有關(guān)的變量。那么我們就可以忽略V_ov，直接描述f_T和g_m/I_D的關(guān)系，如圖1.26所示。這樣我們就不必再以V_ov作為設(shè)計(jì)變量，而只需要將g_m/I_D作為唯一的設(shè)計(jì)變量進(jìn)行使用。從圖1.26中我們可以看出，跨導(dǎo)有效性的增加是以損失f_T為代價(jià)的。在圖1.26中，亞閾值區(qū)位于圖中的右側(cè)。我們并不需要知道亞閾值區(qū)從何處開始，因?yàn)槲覀冃枰闹皇沁x取合適的f_T和g_m/I_D值進(jìn)行設(shè)計(jì)。事實(shí)上，在圖1.26中，當(dāng)我們使用基于g_m/I_D的設(shè)計(jì)方法時(shí)，除了線性區(qū)，晶體管其他的工作區(qū)域都可以清晰地被描述出來。

圖1.26 f_T和g_m/I_D的直接關(guān)系

圖1.27是一個(gè)完整0.18μm工藝的f_T和g_m/I_D的直接關(guān)系圖，其中包含了溝道長度調(diào)制效應(yīng)以及柵長L的影響。我們可以看出，L越大，晶體管的速度越慢。這意味著，如果沒有其他因素的限制，為了提高晶體管的工作頻率，我們必須選擇最小的晶體管柵長進(jìn)行設(shè)計(jì)。但事實(shí)上，溝道電阻r_o是我們必須考慮的另一個(gè)因素。

溝道電阻r_o在晶體管中的位置如圖1.28所示。我們知道，r_o是與R_L并聯(lián)的負(fù)載。通常情況下，由于r_o>>R_L，所以r_o可以忽略。我們也可以采用大阻值的R_L（或者使用電流源來代替實(shí)際的電阻）以獲得較大的增益。我們假設(shè)采用電流源負(fù)載的情況，這時(shí)我們認(rèn)為R_L→∞。

圖1.27 0.18μm工藝的f_T和g_m/I_D的關(guān)系圖

圖1.28 r_o在共源放大器中作為并聯(lián)負(fù)載

當(dāng)r_o作為主要負(fù)載時(shí)，放大器的整體增益就稱為晶體管的本征增益。本征增益表示為跨導(dǎo)g_m與r_o的乘積（A_{v，intrinsic}=g_mr_o），也就是我們可以得到的最大電壓增益。

實(shí)際上，相比于r_o，本征增益更容易用于設(shè)計(jì)分析。從數(shù)學(xué)角度看，兩者是準(zhǔn)近似的。因此我們可以用本征增益來構(gòu)建一個(gè)新的圖表，如圖1.29所示。圖1.29與圖1.27類似，只是我們將本征增益設(shè)置為了一個(gè)獨(dú)立的變量。將圖1.27和圖1.29結(jié)合起來，就可以成為我們手中一個(gè)有效的設(shè)計(jì)工具，不僅有利于我們進(jìn)行電路的晶體管實(shí)現(xiàn)，還有利于我們理解工藝中晶體管的參數(shù)性能。

圖1.29 0.18μm工藝的本征增益g_mr_o和g_m/I_D的關(guān)系圖

我們舉例來說明利用圖1.27和圖1.29進(jìn)行設(shè)計(jì)的方法。假設(shè)我們需要一個(gè)放大電路的增益為50倍。從圖1.29中可以看出，如果選擇L=0.18μm，那么我們完全沒有可能實(shí)現(xiàn)50倍的增益。但是如果選擇L=0.28μm，那么我們就有了相對(duì)大的設(shè)計(jì)裕度來保證電路實(shí)現(xiàn)。再假設(shè)，如果要實(shí)現(xiàn)100倍增益的放大電路時(shí)，我們從圖1.29中會(huì)發(fā)現(xiàn)采用單一的晶體管是無法實(shí)現(xiàn)的，那么我們就應(yīng)該采用多級(jí)級(jí)聯(lián)或者共源共柵的結(jié)構(gòu)來解決增益不足的問題。采用這種方法的內(nèi)涵在于，我們可以很快地得到設(shè)計(jì)指導(dǎo)，而不會(huì)在單一晶體管的仿真中浪費(fèi)大量時(shí)間來證明其不可行性。

總而言之，圖1.27和圖1.29給出了基于g_m/I_D作為設(shè)計(jì)變量的晶體管行為的完整圖解。我們知道特征頻率f_T、本征增益g_mr_o都會(huì)受到g_m/I_D和L的影響。基于這兩幅圖，我們就可以在所需的設(shè)計(jì)中選擇最優(yōu)的g_m/I_D和L值。同時(shí)，因?yàn)檫@兩幅圖都是基于仿真結(jié)果繪制的，所以可以保證設(shè)計(jì)的精確性。

在實(shí)際設(shè)計(jì)中，W也是一個(gè)非常重要的參數(shù)，為了得到最優(yōu)的W值，我們還需要繪制一幅偏置網(wǎng)絡(luò)與g_m/I_D的關(guān)系圖，如圖1.30所示。因此，在根據(jù)圖1.27和圖1.29確定L和g_m/I_D值的基礎(chǔ)上，我們就可以在圖1.30中根據(jù)得到的g_m/I_D值來確定W值。

在了解了基于g_m/I_D設(shè)計(jì)方法的流程后，我們再進(jìn)行更深層次的討論。一個(gè)簡單晶體管電路的設(shè)計(jì)步驟如圖1.31所示。假設(shè)電路圖1.31a中的g_m和C_gs已知，因?yàn)榻K端電壓和偏置電流保持不變，因此圖1.31b中的每一個(gè)晶體管也具有相同的g_m和C_gs值。但是因?yàn)閳D1.31b中兩個(gè)晶體管是并聯(lián)進(jìn)行工作的，那么整體的I_D、g_m和C_gs值是圖1.31a中的2倍。我們也要注意其中的一個(gè)關(guān)鍵點(diǎn)，既然I_D、g_m和C_gs值都呈同比例增加，那么圖1.31b中整體電路的g_m/I_D和g_m/C_gs值仍然與圖1.31a中單一晶體管的值相同。實(shí)際上，無論我們并聯(lián)多少個(gè)晶體管，我們也會(huì)得到與圖1.31a晶體管相同的g_m/I_D和f_T值。接下來，我們將電路推進(jìn)到圖1.31c中，將兩個(gè)并聯(lián)晶體管合并為一個(gè)寬度為圖1.31a 2倍的晶體管，最終完成晶體管電路的等比例放大。從這個(gè)過程中，我們可以知道I_D、g_m和C_gs值隨著W呈線性縮放。如果W增加30%，那么意味著I_D、g_m和C_gs值也增加30%，始終保持g_m/I_D和g_m/C_gs值不變。

圖1.30 0.18μm工藝的偏置網(wǎng)絡(luò)和g_m/I_D的關(guān)系圖

圖1.31 具有相同g_m/I_D和f_T晶體管電路的演進(jìn)

a）單元晶體管 b）兩個(gè)單元晶體管的并聯(lián) c）兩個(gè)并聯(lián)單元晶體管合并為一個(gè)晶體管

同樣地，本征增益的變化趨勢也與g_m/I_D和g_m/C_gs相同。圖1.31b電路的跨導(dǎo)值是圖1.31a中的2倍，但是兩個(gè)溝道電阻并聯(lián)r_o，整體輸出電阻下降一半，本征增益仍然維持不變。所以，與f_T相同，如果我們將本征增益作為g_m/I_D的函數(shù)，那么本征增益將獨(dú)立于W。正是這種與W的獨(dú)立性，使得在設(shè)計(jì)上本征增益比r_o具有更大的靈活性。

以上分析為我們設(shè)計(jì)復(fù)雜晶體管提供了一個(gè)思路。那就是在進(jìn)行基于g_m/I_D的設(shè)計(jì)時(shí)，我們可以特征化單一晶體管的W。之后我們掃描柵電壓，從而得到I_D、g_m、C_gs和r_o的值。之后根據(jù)它們之間的線性變化關(guān)系，我們就可以進(jìn)行線性縮放，以得到不同比例的W值。也就是說，只要每個(gè)參數(shù)都與W呈線性、等比例變化，那么基于g_m/I_D的設(shè)計(jì)方法就始終是適用的。當(dāng)然，我們知道這種等比例縮放也并不完美。兩個(gè)同樣寬度W的晶體管并聯(lián)，并不完全等價(jià)于一個(gè)寬度為2W的晶體管。但兩者誤差一般在10%～20%。因?yàn)槲覀冏罱K還是要依靠仿真進(jìn)行細(xì)微調(diào)整，所以相比于長溝通模型的設(shè)計(jì)方法，這種方法已經(jīng)非常接近于最終的設(shè)計(jì)結(jié)果。

1.4.6 基于g_m/I_D的設(shè)計(jì)實(shí)例

假設(shè)基于0.18μm工藝的差分放大電路設(shè)計(jì)指標(biāo)為：增益A_v=10；帶寬為200MHz；負(fù)載為1pF；源阻抗為300Ω；要求功耗盡可能低。電路圖如圖1.32所示。

圖1.32 基于0.18μm工藝的差分放大電路

在明確設(shè)計(jì)目標(biāo)后，我們首先需要建立基于g_m/I_D設(shè)計(jì)方法的參數(shù)圖。在Hspice中，我們可以通過對(duì)不同長度的晶體管進(jìn)行掃描，從而得到與圖1.27、圖1.29和圖1.30類似的參數(shù)圖。獲得相關(guān)參數(shù)的Hspice控制語句如下所示：

.probe gmid=par（‘gmo（m1）/i（m1）’）

.probe ft=par（‘gmo（m1）/（2?3.14?cggbo（m1））’）

.probe gmro=par（‘gmo（m1）/gdso（m1）’）

.probe idw=par（‘i（m1）/w（m1）’）

首先，根據(jù)圖1.29，為了使增益大于10，我們不能采用最小L的晶體管。如果我們選擇L=0.22μm，就能保證本征增益在50左右（前提是g_m/I_D是一個(gè)比較折中的值）。之后我們可以計(jì)算負(fù)載電阻R值。負(fù)載電阻會(huì)與負(fù)載電容構(gòu)成輸出主極點(diǎn)，因?yàn)闃O點(diǎn)頻率為200MHz。所以有

得到R后，再根據(jù)增益值10，我們可以計(jì)算得到跨導(dǎo)值為

不過我們需要注意的是，200MHz的主極點(diǎn)并不是這個(gè)電路中的唯一極點(diǎn)。輸入電阻也會(huì)與C_gs形成第二個(gè)極點(diǎn)。為了使該極點(diǎn)不會(huì)影響電路的頻率特性，我們需要將其推向高頻，比如至少要大于十倍的主極點(diǎn)，這樣我們的電路才能近似保持單極點(diǎn)的特性。根據(jù)這個(gè)推斷我們就可以得到C_gs的值為

得到g_m和C_gs之后，我們就可以計(jì)算f_T：

既然我們知道了L和f_T，我們就可以確定g_m/I_D，從f_T的圖中我們就可以讀出

再推出漏源電流I_D：

因?yàn)樾枰獙?duì)兩個(gè)晶體管進(jìn)行供電，所以我們的電流源需要傳輸兩倍電流。最后，我們還需要確定W的值，以保證跨導(dǎo)效率達(dá)到16.5。根據(jù)偏置網(wǎng)絡(luò)圖與g_m/I_D的關(guān)系，跨導(dǎo)效率16.5mS/mA和L=0.22μm，得到電流密度為6.5μA/μm。于是得到W為

最終我們可以得到設(shè)計(jì)的電路如圖1.33所示。

總結(jié)一下，基于g_m/I_D的設(shè)計(jì)方法是連接小信號(hào)參數(shù)（g_m、f_T）和晶體管物理參數(shù)（W、L、V_gs）的有效工具，它能夠很好地進(jìn)行g_m和f_T的折中設(shè)計(jì)，精確地預(yù)測仿真結(jié)果。此外，該方法還可以使設(shè)計(jì)者了解工藝參數(shù)目標(biāo)所帶來的設(shè)計(jì)約束，使工程師可以在設(shè)計(jì)早期調(diào)整電路方案。最后，仿真得到的晶體管圖表數(shù)據(jù)可以作為工程師優(yōu)化電路的依據(jù)，其中既有公式作為理論依據(jù)，又可以在設(shè)計(jì)中得到更為精確的仿真結(jié)果。

圖1.33 具有完整晶體管參數(shù)的差分放大電路