第1章 Verilog HDL層次化設計

【知識目標】

(1)了解Verilog HDL設計中的模塊的概念；

(2)了解層次化設計的概念；

(3)了解Testbench的概念。

【技能目標】

(1)能夠描述一個完整的簡單模塊；

(2)能夠通過模塊實例化完成層次化的設計。

【重點難點】

(1)模塊實例化的理解；

(2)Testbench的概念。

【參考學時】

4學時。

本章將從一個簡單的Verilog HDL設計實例開始，從Verilog HDL層次化設計方法出發，展開學習Verilog HDL語言的旅程。