內容簡介

本書以Xilinx公司（目前已被AMD公司收購）的7系列FPGA、UltraScale/UltraScale+FPGA和Versal ACAP內部架構為基礎，介紹與之匹配的RTL代碼的風格（采用VHDL語言）和基于Vivado的設計分析方法。全書共10章，包括時鐘網絡、組合邏輯、觸發器、移位寄存器、存儲器、乘加運算單元和狀態機的代碼風格和優化方法，也包含扇出和布線擁塞的優化方法。

本書可供電子工程領域的本科生和研究生學習參考，也可供FPGA工程師和自學者參考使用。