1.6 思考空間

1.FPGA內部的主要資源有哪些？以Xilinx UltraScale FPGA為例，試在Vivado下觀察這些邏輯資源的分布狀況。

第一步，打開Vivado。

第二步，在Vivado Tcl Console中輸入如下兩條Tcl命令：

2.創建一個Vivado工程，試給出Vivado的設計流程（設計中僅包含RTL代碼）。

3.創建一個Vitis HLS工程，試給出Vitis HLS的設計流程（設計中僅包含C++代碼）。

4.創建一個Model Composer工程，試給出Model Composer的設計流程（設計中僅包含HDL模型）。

5.試解釋為什么流水線技術可以提高系統處理速度。

6.某設計中用HDL代碼描述了一個可支持異步復位的移位寄存器，目標芯片為UltraScal系列FPGA，試判斷該移位寄存器會映射為哪類邏輯資源。

7.試給出同步設計相比異步設計的優勢。

8.試解釋乒乓操作為什么會降低數據預處理模塊的時序壓力。

9.什么是邏輯級數？如何判斷邏輯級數過高是造成時序違例的主要原因？

10.如何根據時序報告判斷當前設計的F_max？

11.如何計算設計中指定模塊的Latency？

12.試描述Latency和F_max之間是如何相互影響的。