前言

在現(xiàn)代集成電路中，模擬電路大約占據(jù)了75%的比例。據(jù)統(tǒng)計，在第一次硅驗證過程中，模擬電路的設計通常會耗費40%的設計努力，同時在設計錯誤中的占比也會超過50%。隨著工藝進入納米級階段、系統(tǒng)級芯片（System-on-Chip，SoC）功能復雜度的不斷提高，模擬設計方法和自動化將成為未來SoC設計的主要瓶頸。而模擬集成電路版圖作為模擬設計物理實現(xiàn)的重要環(huán)節(jié)，在很大程度上決定了一款芯片的成敗。

依據(jù)CMOS模擬集成電路版圖設計與驗證的基本流程，依托Cadence IC 617版圖設計工具和Mentor Calibre物理驗證工具，編者結合實例介紹了運算放大器等基本模擬電路的版圖設計、驗證方法，以供學習CMOS模擬集成電路版圖設計的讀者參考。

本書內容主要分為四部分，共8章內容：

第1章首先介紹了先進納米級CMOS器件的理論知識，包括FD-SOI MOS-FET和FinFET兩種主要結構的特點和物理特性。之后對深亞微米和納米級工藝中的g_m/I_D設計方法進行了詳細分析。

第2章重點討論CMOS模擬集成電路設計的基本流程、模擬版圖定義，之后分小節(jié)討論CMOS模擬集成電路版圖的概念、設計、驗證流程、布局和布線準則，以及通用的設計規(guī)則，使讀者對版圖知識有一個概括性的了解。

第3～5章分章節(jié)詳細介紹了Cadence IC 617版圖設計工具、Mentor Calibre版圖驗證工具，以及完整的CMOS模擬集成電路版圖設計、驗證流程。

第3章首先對Cadence IC 617版圖設計仿真環(huán)境進行了總體說明，包括Ca-dence IC 617軟件的主要窗口和菜單項。之后詳細介紹了Cadence Virtuoso的各種基本操作和方法。

第4章首先介紹了Mentor Calibre版圖驗證工具的窗口和菜單項，之后以一款密勒補償?shù)倪\算放大器為例，解析進行模擬版圖物理驗證，以及寄生參數(shù)提取的基本方法，使讀者初步了解Mentor Calibre的DRC、LVS，以及PEX工具菜單的基本功能。

第5章詳細討論了CMOS模擬集成電路設計的全流程。本章以一個單級跨導放大器電路為實例，介紹電路建立，電路前仿真，版圖設計、驗證、反提，以及電路后仿真，輸入輸出單元環(huán)拼接直到GDSII文件導出的全過程，使讀者對CMOS模擬集成電路從設計到流片的全過程有一個直觀的認識。

第6～8章，在初步掌握Cadence IC 617與Mentor Calibre進行版圖設計和驗證的基礎上，通過實例介紹利用Cadence IC 617版圖設計工具、Mentor Calibre物理驗證工具進行運算放大器、帶隙基準源、低壓差線性穩(wěn)壓器等基本模擬電路版圖設計的方法。其中第8章對Mentor Calibre中LVS驗證的常見問題進行了分析討論。

本書內容詳盡豐富，具有較強的理論性和實踐性。本書由廈門理工學院微電子學院陳鋮穎老師主持編寫，中國電子科技集團公司第四十七研究所高級工程師范軍和遼寧大學物理學院尹飛飛老師一同參與完成。其中陳鋮穎老師完成了第1、2、5、8章的編寫，范軍老師完成了第3、4章的編寫，尹飛飛老師完成了第6、7章的編寫。同時感謝廈門理工學院微電子學院左石凱、蔡藝軍、黃新棟、林峰、梁璐老師，以及研究生陳思婷、馮平、楊可、宋長坤同學在資料查找、文檔整理和審校方面付出的辛勤勞動。正是有了大家的共同努力，才使本書得以順利完成。

本書受到廈門理工學院教材建設基金資助項目，福建省教育科學“十三五”規(guī)劃課題（FJJKCG20-011），福建省新工科與改革實踐項目，廈門市青年創(chuàng)新基金項目（3502Z20206074）的支持。

由于本書內容涉及器件、電路、版圖設計等多個方面，以及受時間和編者水平限制，書中難免存在不足和局限，懇請讀者批評指正。

編者

2021年1月