2.5 智能電器控制單元的EMC設計

2.5.1 概述

隨著智能電器的發展以及保護功能的不斷完善，其弱電單元的單板互連密度以及信號速度在不斷提高，同時由于微電子技術領域的低電壓、低功耗的發展趨勢，使得弱電單元在強電磁環境中的EMC（電磁兼容）問題成為十分突出的瓶頸問題，如不能妥善解決，許多新功能的開發與應用便無從談起。由于安裝空間的限制，實際中的一部分智能監控單元采用了非屏蔽設計，其電路板自身的抗干擾性能便顯得尤為重要。本節結合弱電單元電磁環境的特點以及對近場干擾機理的分析，在近場抗干擾設計原則的基礎上重點討論電路板的高頻抗干擾設計方法。

對于智能電器控制單元模塊化設計的技術趨勢，為了適應系統級EMC仿真的需要，采用了網絡時域宏模型結合電路仿真的混合仿真方法，并對多個子模型連接的情況進行了仿真，在宏模型的提取過程中采用了數值穩定性好的矢量匹配技術。由于子模型的仿真規模較小，并且通?？赏ㄟ^測量的方式直接獲得，因此該混合方法的研究有望成為智能電器系統級EMC仿真的可行方案。

2.5.2 智能電器控制單元電路板的EMC設計

根據近場干擾機理的分析及其設計原則討論，當干擾源的頻率較高時，電路板的電源、地平面將呈現分布參數效應，由于板上功能分區以及走線的需要，各板層的面積形狀較為復雜，在高頻干擾信號的作用下，將引起電路板層間局部電位的集中現象，此時在電路板上產生的局部干擾電壓將不能使用簡單的電路分析及干擾信號的分壓原理進行設計。

從電路板的技術趨勢看，EMC的高頻設計受到越來越廣泛的重視，本節采用全波電磁場仿真的方法，從以下三個方面進行分析：①電路板的本振模式分析；②電路板關鍵路徑的信號完整性（Signal Integrity，SI）設計；芯片電源端及功率器件的阻抗分析。

1. EMC設計的主要目標

1）電路板的本振模式分析。電路板在外部高頻脈沖電磁場或者內部信號的激勵下，會在板層之間產生共振現象，該現象一方面加劇了空間電荷在電路板局部的累積效應，使板上的敏感單元超出噪聲容限而誤動，由共振形成的駐波提高了電路板的局部輻射水平（局部形成“熱區”），對系統中的其他單元造成二次干擾。從目前電路板的高頻設計技術看，消除外部高頻電磁場的干擾，并對電路板的整體布局進行優化，主要采用了電路板的本振模式分析方法，即對干擾頻段內的電路板共振情況進行仿真，根據共振的分布采取必要的措施加以消除。

2）關鍵路徑的信號完整性設計。信號完整性指的是在高速產品中由互連線引起的所有問題，主要研究互連線與數字信號的電壓電流波形相互作用時，其電氣特性參數如何影響產品的性能。隨著智能電器的發展以及系統時鐘頻率、信號上升沿速度的提高，這些信號完整性現象一方面阻礙系統的正常操作，成為實現預定功能必須考慮的問題；另一方面也與系統的電磁兼容性能密切相關，即對外干擾的抑制以及系統的電磁敏感性（EMS）問題。振鈴、反射等信號完整性現象增加了信號的高頻分量，也增加了電磁干擾（EMI）的發射，對系統內其他單元以及外部器件造成干擾；另外，信號在畸變的情況下，與外部干擾相互疊加超過干擾門限的概率增加，造成抗干擾能力的下降。因此，對于關鍵路徑的信號傳輸特性，一般要求在載波頻段內，關鍵路徑的插入損耗小于3dB。

3）芯片電源端及功率開關器件的高頻阻抗分析。由于智能電器一般采用現場變換母線電流的方式供電，其穩壓電路常采用開關電路模式，在開關電路功率晶體管的導通瞬間，將有高頻含量豐富且幅值較大的瞬態電流通過電源和地平面。另外，當IC芯片處于工作狀態時，其電源、地引腳以及其他輸出門電路也會有較大的高頻電流流過。這類由電路板開關切換形成的電流在電源、地阻抗上產生的電壓稱為開關噪聲，如果存在多個開關狀態同時切換的情況，便形成更為嚴重的同步開關噪聲（SSN），一方面由于板內噪聲耦合干擾其他部分的正常工作，同時造成了抗干擾能力的下降。這類問題在電路板的設計中屬于高頻阻抗的分析。

2. EMC設計流程及試驗測試

根據以上的仿真目標及內容，本書以某型智能電器控制單元為例進行說明，采用Ansoft SIwave高頻特性分析模塊進行電路板電磁兼容設計，仿真流程如圖2-42所示。圖2-43為電路板互連結構和R、L、C元件的導入及有限元剖分。

1）電路板的本征問題。在電路板的EMC設計中，層間共振現象歸結為本征問題的求解，根據本征值所對應的電場分布添加恰當的去耦電容加以消除。

本征問題的求解頻段是基于以下考慮的：斷路器分斷過程以及EFT抗擾度試驗中，干擾信號的頻譜主要集中于100MHz以內，同時，考慮到EFT干擾脈沖在整個1GHz頻段內都有分布以及邏輯器件的邊沿速度問題，采用SIwave對電路板進行1GHz的本征問題求解。圖2-44為圖2-43電路板模型的本征值求解，圖中箭頭所指是電場分布集中的位置，根據各次本征模的求解結果，在這些位置添加一系列0.1μF的去耦電容，圖2-44c為添加13個去耦電容后再次仿真的結果，由圖可見，在仿真頻段內電路板的共振現象得到了有效的抑制。

2）關鍵路徑的信號完整性分析。傳輸線的信號完整性與前述的共振問題密切聯系，從電路的角度看，當傳輸線穿越電路板共振區域時，傳輸信號的相應頻點便會由于共振電場的存在而損耗，帶來該布線網絡的信號完整性問題。因此，當電路板的共振現象得到抑制時，相應地提高了整板布線網絡的信號完整性，而對于關鍵路徑的SI問題，還應該設置相應的SIwave仿真端口進行重點考察，必要時應添加去耦電容以完善信號的回流路徑，進一步改善該線路的傳輸特性。

對于不同的電路板，其關鍵路徑的分析重點有所不同，以脫扣輸出控制線為例進行說明，添加去耦電容前后控制線傳輸特性的對比如圖2-45所示，在添加去耦電容后，線路的傳輸特性得到了改善，整個頻段上的信號衰減均小于3dB。

3）噪聲容限與PDS最小阻抗設計。目前的處理器發展存在著低電壓供電的趨勢，由于芯片門電路的切換速度越來越快，導致其瞬時功耗不斷提高，在更短的時間內PDS中將會有更大的開關電流流過，該電流在電源路徑和返回路徑間的阻抗上產生電壓降，一方面減小了芯片的供電電壓，引起潛在的掉電危險，另一方面引起PDS的噪聲問題。對于智能電器監控單元，往往通過互感器就地取電并以開關調節方式進行穩壓，在開關管開通瞬間將會有幅值很高、頻譜含量豐富的暫態電流注入參考地平面，該電流會在電源/地之間引起噪聲電壓問題（即“地彈”噪聲），噪聲電壓通過耦合或輻射的方式對臨近網絡及單元構成威脅。

以上問題可以歸結為PDS的最小阻抗設計問題，即通過控制電源端口在頻帶內的交流阻抗以實現降低壓降的目的。在對電路結構及工作特點分析的基礎上，添加相應的端口，在一定頻段內求解時便可求出其阻抗的分布情況。在智能電器控制單元電路板上，芯片及開關管的電源/地阻抗的仿真結果如圖2-46所示。圖中對比了添加電容前后的電源/地阻抗仿真對比情況，結果顯示，添加電容后可以在較寬的頻率范圍內降低電源平面間的動態阻抗。在經過以上3個環節的仿真與優化設計后，添加相應的去耦電容并對智能電器控制單元電路板進行優化設計，按照標準對樣機重新進行EFT抗擾度試驗，試驗結果如表2-5所示，由試驗結果可以看出，由于考慮了試驗環境的高頻干擾問題，與優化設計前相比，其抗擾度水平得到了提高。

2.5.3 時域宏模型結合電路仿真的混合設計方法

目前在信號完整性分析中，為了避免復雜互連結構的電大尺寸問題，以適應從芯片級到電路板級的仿真，通常是將模型分割為多個簡單子網絡的連接，分別以全波電磁場仿真或測量的方法獲得子網絡的端口參數，而互連結構整體性能的仿真一般在電路仿真環境中進行。仿真流程如圖2-47所示。根據子網絡端口參數的頻域采樣值構造一個有理函數宏模型，再將這一模型轉換為Spice軟件能處理的等效模型。

由子網絡的端口參數提取宏模型的過程中，針對所研究的互連系統頻帶寬、高頻多諧振等特點，為了避免非線性逼近算法中存在的系數方程組病態問題，本節將矢量匹配（VFM）法應用于有理函數逼近：通過引入一個輔助函數，將有理函數系數矩陣的求解問題轉換為線性方程的求解，從而更加直接地獲得最優結果；另外，對于多端口的互連結構模型，VFM能夠利用同一組極點，在同一個迭代過程中完成所有端口間參數的有理函數逼近，從而極大地提高了逼近過程的效率。

1.矢量匹配法及有理函數逼近

本節采用時域有限差分法（FDTD）以及快速傅里葉分析（FFT）得到網絡的端口頻域參數（S-parameter），在系統級分析中，S參數可以通過頻域測量的方法獲得。一個n端口的S參數矩陣可表示為

式中 ω_i——角頻率，ω_i=2πf_i；

i——頻段內的離散采樣點，i=1，2，…，n。

對于矩陣（2-43）中的任一元素，其有理函數形式可以表示為

式中 s——頻域算子，s=jω；

a₁,a₂,…,a_n——分子多項式待定系數；

b₁,b₂,…,b_m——分母多項式待定系數。

直接求解公式（2-44）的系數矩陣，由兩個Vandermon矩陣構成，當頻率范圍較寬、逼近階數較高時，矩陣的病態問題較為嚴重，甚至接近奇異。而VFM方法則不同，首先將式（2-44）改為留數/極點形式為

式中 r₀——直接耦合系數；

r_i/p_i——留數/極點。

計算式（2-45）的未知數p_i屬于非線性問題，為此引入初始極點以及試探函數λ（s），即

式中 ——與初始極點對應的留數。

令

整理后可得

由于所有的未知數都在分子上，因此方程（2-48）可以作為線性問題來求解。對于某個給定的頻率點s_k，有

式中 ；

；

b_k=S（s_k）。

當在關心的頻段內取多個采樣點時，由方程（2-49）可以形成一個超定方程組，通過最小二乘法來求解：

λ（s）S（s）和λ（s）的零點/極點形式為

由于為λ（s）S（s）和λ（s）選擇了同樣的初始極點，因此

由式（2-52）可知，S（s）的極點正好是λ（s）的零點，其新的極點可以通過矩陣（2-53）的本征值求得

式中 A——包含所有初始極點的對角陣；

b——所有元素都為1的列向量；

——包含λ（s）留數的行向量。

對于其中的每一個元素，根據以上原理，得到以下低階傳輸矩陣:

以上原理流程如圖2-48所示。

2.宏模型的合成以及電路網表的導出

1）宏模型的合成。從傳輸函數（2-54）中導出微分方程組的過程稱為宏模型的合成，由相關的電路理論電網絡的微分方程組，或狀態方程一般可以表示為

式中 ——狀態向量，其階數等于端口數與極點數的乘積；

U——輸入向量，代表端口的輸入激勵；

A——狀態矩陣，；

B——聯系輸入變量與狀態變量的矩陣，；

C——聯系狀態變量與輸出變量Y的矩陣，；

D——聯系輸入和輸出變量的矩陣，。

對應于S參數的定義，該網絡的輸入輸出向量元素分別為相應端口的入射和反射波：

式中 v_k——k端口電壓；

i_k——k端口電流；

z₀——端口的參考阻抗。

對于以矩陣形式表示的傳輸函數，本書采用Jordan形式合成網絡的宏模型。對于式（2-55）中復數極點元素，由于其在時域中沒有物理意義，不能和物理元件相對應，因此應用矩陣T進行轉換

其宏模型一般形式最終表示為

2）等效電路的導出原理。為了進行Spice分析，需要將網絡的宏模型轉換為Spice等效電路的形式，首先以兩端口、兩個狀態變量的情況來說明其原理。

對于兩端口、兩狀態變量，由式（2-59）可知

以上矩陣形式可表示為式（2-60）～式（2-63）

端口的電壓和電流的關系如下

由電路理論，式（2-60）～式（2-63）對應的等效電路可以通過圖2-49所示的電路實現。其中，狀態變量以及矩陣其他元素分別用電容電壓以及電導和線性受控源表征。以上原理可以直接推廣到多端口及多狀態變量的情況。

3.仿真與實驗測試

用于檢驗本節混合方法的模型及其尺寸如圖2-50所示，其中兩層電路板包括信號層和信號返回平面（地平面）。作為電路板互連結構設計中的一種典型結構，電源或者地平面開槽通常是為了阻止噪聲區與敏感區之間的相互串擾，或由于芯片引腳的散熱孔密集排列時，在參考面上形成縫隙，此時當有高速信號線（例如晶振或者控制線）穿越時，須對該路徑的信號完整性進行分析。

為了減少單個模型的剖分數量，提高全波電磁場仿真效率，將圖2-50的模型分為兩個子模型分別處理，如圖2-51所示。圖2-52a、b分別為SSMB連接器與傳輸線子模型的全波電磁場仿真與宏模型仿真結果的對比，S₁₁、S₂₁、S₃₁和S₄₁分別為網絡端口對應的散射參量。由仿真結果可見，在相應的仿真頻段內，本節應用VFM方法提取的網絡宏模型與全波仿真結果完全一致。

Spice電路的連接如圖2-53所示，包括兩個SSMB接頭和傳輸線模型。本節采用矢量網絡分析儀（Agilent 5071B）對整個模型的S參數進行了測量，Spice仿真結果與試驗測量的對比如圖2-54a～d所示，由于頻域仿真與測量的結果包含了所有的電路信息，因而驗證了本節混合方法的正確性。

圖2-55為電路的時域信號完整性分析，當端口P1施加上升/下降沿均為0.2ns，脈寬為2ns的脈沖信號時，其接收端P2的振鈴以及近端P3、遠端P4的串擾情況如圖所示。由于在有理函數逼近過程中采用了VFM方法，對于多端口的互連結構模型，提高了逼近過程的效率，因而建立等效電路的CPU時間主要消耗在全波電磁場分析過程中，而分割模型進行處理實現了子模型的重復利用，因而減輕了全波仿真的資源消耗，在本例中將較為復雜的SSMB分別處理，耗費的CPU時間大約為整體全波仿真的50%。

綜上所述，為了適應系統級EMC仿真的需要，本節采用了網絡時域宏模型結合電路仿真的混合仿真方法，并對多個子模型連接的情況進行了仿真，在宏模型的提取過程中采用了數值穩定性好的矢量匹配技術。實驗測試結果表明，該混合方法達到了較高的準確度，能夠滿足EMC分析的要求，為系統級EMC仿真提供了一種可行的方案。