第1章 低功耗系統設計的一般原則

1.1 集成電路的功耗

1.1.1 CMOS倒相器的傳輸特性

集成電路的功耗包含有動態功耗（Dynamic Power）和靜態功耗（Static Power）兩大部分。

動態功耗是電路處于活動期間所消耗的功耗，在電路的工作狀態發生變化時產生，主要包括：由于邏輯跳變引起的電容功耗、由于通路延時引起的競爭冒險功耗、由于電路瞬間導通引起的短路功耗。動態功耗是電路功耗的主要組成部分。

靜態功耗是指當電路處于電源供電狀態而沒有信號翻轉時所消耗的功率。在CMOS電路中，靜態功耗主要是由漏電流引起的。當電路工藝進入深亞微米和納米階段后，漏電流帶來的靜態功耗也成為集成電路功耗的主要組成部分。

在進行集成電路延遲時間和功耗的分析時常采用CMOS倒相器。CMOS倒相器電路結構和傳輸特性曲線如圖1.1所示。從圖1.1（b）中的AB段和CD段可見，當電路處在靜態時，如果忽略器件的漏電流，CMOS反相器的功耗幾乎為零。當電路發生狀態翻轉時（BC段），N管和P管具有一段同時導通的時間，此時，存在一個從電源通過兩個管子流向地的電流iD。iD的存在表示器件在BC段存在著功率消耗。這個功率消耗在時鐘頻率較高時尤為突出，時鐘速度越高，意味著每秒狀態的切換次數越多，也就意味著存在更多的功率消耗。除此之外，器件還存在一個有漏電流產生的靜態功耗。

1.1.2 開關功耗

開關功耗（Switching Power）是動態功耗中最主要組成部分，是電路驅動負載充放電所需的功耗。開關功耗電路模型如圖1.2所示。

如圖1.2所示，電流經過開關管對電容充電，電源的能耗為

因為，t=T時，V0=VDD，所以有

從式（1.2）可見，當電路的輸出由低電平跳到高電平時，電源VDD需要提供的電能。其中，電容上的儲能為

即有的電能存儲在負載電容CL中，而另一半能量被PMOS管消耗。

同理，當電路輸出從高電平跳到低電平時，儲存在CL中的能量在放電過程中消耗在NMOS管上。因此，每一個開關周期都需要消耗的電能。

要計算開關功耗，還必須考慮電路的開關（翻轉）頻率，所以有

式中，α為開關活動因子，即每個時鐘周期中發生狀態變化器件的個數；CL為負載電容；f為電路的工作頻率；VDD為電路的電源電壓值。

開關功耗是CMOS電路功耗的主要成分，從式（1.4）可以看出，通過減小負載電容、電源電壓、工作頻率以及節點的開關活動性，能夠降低開關功耗。

電源電壓對開關功耗呈二次方關系，因此在改變電路結構的情況下，降低電源電壓就可以取得降低功耗的顯著效果。但是當電源電壓接近閾值電壓時，電路的延遲會顯著增加，且漏電流也會迅速增大，為了避免這種情況，一般VDD應不小于2VT。

開關功耗與負載電容成正比，可以通過減小負載電容來優化功耗。在CMOS電路中，電容主要由兩部分構成：一部分是器件柵電容和節點電容，它們和器件工藝有關；另一部分是連線電容。值得注意的是，隨著工藝精度走向深亞微米，布線電容已經在寄生電容中占據主要地位。為了減小電容，在工藝方面要保持器件有盡可能或合理的最小尺寸，物理設計時要減小連線長度。

在CMOS電路中，通過減少開關活動性也可以降低功耗。可以在邏輯和結構的抽象層次上來減少開關活動性，如采用門控時鐘技術減小毛刺等。

1.1.3 短路功耗

在理想情況下，反相器的輸入信號為階躍信號，并且輸入信號的變化會立即導致輸出信號的變化。在任何時間，PMOS管與NMOS管中只有一個管子被開啟，而另一個截止。在電源與地之間不會產生電流通路，也就不會產生功率損耗。

但在實際電路中，輸入信號存在上升和下降延時。假設NMOS管和PMOS管的閾值電壓分別為VTn和VTp，當VTn＜Vin＜VDD-|VTp|時，在開關過程中NMOS和PMOS會同時導通，如圖1.3所示，VDD和GND之間在短期內存在短路電流Isc，產生的短路功耗為

Pshort=tscVDDIscf （1.5）

式中，tsc為兩個器件同時導通的時間；f為工作頻率；Isc由器件的飽和電流決定。

短路功耗一般占總功耗的10%左右。由短路功耗的公式可以看出，短路功耗與器件的尺寸、上升與下降延遲τ、閾值電壓VT和輸出負載CL有關。

降低短路功耗最有效的方法是：使輸出的上升/下降時間大于輸入的上升/下降時間，就能達到優化短路功耗的目的。但輸出的上升/下降時間太大會降低電路的速度，并在扇出門中引起短路電流。

1.1.4 冒險功耗

在實際的電路中，器件及傳輸線都存在延時，這就可能導致器件由于輸入變化時刻的不同，在輸出產生無法控制的、無用的跳變，如圖1.4所示。這類跳變統稱為競爭冒險（Glitch）。

圖1.4所示電路由一個非門和與門組成，輸出Y的邏輯表達式為：，即輸出與輸入無關，恒為低電平。但這僅存在于理想狀態下。如果考慮非門的延時，則與門的兩個輸入信號變化到達的時間就存在差異，從而產生圖1.4（b）所示的窄脈沖。

競爭冒險現象是由于電路的延時造成的，沒有延時也就不會有競爭冒險。競爭冒險的產生，不僅可能導致電路正常功能失效，同時無用的跳轉也將增大電路的功耗。如果毛刺的寬度達到一定程度，還將傳遞給后級，影響后級電路的狀態。對于較長的邏輯路徑，由于本身路徑長容易產生傳輸差異，加之級數較大易受前級毛刺影響，所以產生爭冒險的機會更大。

在實際電路中，競爭冒險的產生是很難預測的。根據對大量實例分析，對于普通邏輯電路，由于競爭冒險所帶來的功耗約占總體動態功耗的8%～25%；對于一些復雜邏輯電路，如一個大約有30級邏輯層次的16×16位乘法器，將達到60%以上。

1.1.5 靜態功耗

一個電路的靜態功耗可以用下列關系來表示：

Pstanc=IlkVDD （1.6）

式中，Ilk為在電路不存在開關活動時在電源和地之間流動的電流。

在理想情況下，PMOS和NMOS器件在穩態工作狀況下不會同時導通，因此Ilk為0。但在CMOS電路中，總是存在有漏電流。靜態功耗主要是由漏電流引起的，漏電流的主要來源如圖1.5所示，包括以下幾種。

（1）亞閾值漏流（Sub-threshold Leakage，ISUB）：當晶體管處于弱反型時，從漏極到源極的電流。

（2）柵漏流（Gate Leakage，IGATE）：由于柵氧隧道效應和熱載流子注入，直接從柵電極經過柵氧化物到達襯底的電流。

（3）柵致漏極漏流（GateInduced DrainLeakage，IGIDL）：由于高的VDG在MOSFET的漏極形成高的場效應，而導致的從晶體管漏極到襯底的電流。

（4）反偏結漏流（Reverse Bias Junction Leakage，IREV）：耗盡層中由于少子的漂移以及電子/空穴對的產生而引起的電流。

當電路工藝進入深亞微米和納米階段后，漏電流帶來的靜態功耗也成為集成電路的功耗組成的主要部分。

減少電源電壓是降低動態功耗的最有效的方法。隨著半導體工藝的按比例縮小（Scale），電源電壓VDD己經從5V→3.3V→2.5V→1.2V→1.0V→0.8V（低功耗器件）逐步降低。VDD的降低將導致低的晶體管開電流或者驅動電流IDS，從而降低電路的速度。如果忽略90nm以下器件中的速度飽和效應以及其他二階效應，MOSFET的IDS可以近似為

式中，μ為載流子的遷移率；Cox為柵電容；VT為閾值電壓；VGS為柵源電壓。

從式（1.7）中可以看到，為了維持高性能，當降低VDD（也是VGS）時，需要降低閾值電壓VT。但是，降低閾值電壓VT會導致亞閾值電流的指數增長。于是就會存在這樣一個矛盾：為了降低動態功耗，需要降低電源電壓VDD。為了保證性能，需要同時降低閾值電壓VT，但是降低閾值電壓會導致漏電流增加。

在90nm以上的工藝中，漏流引起的靜態功耗要遠遠小于動態功耗，所以在這些工藝中采用此方法比較理想。但是隨著工藝節點（node）進入90nm及65nm，靜態功耗會增大到與動態功耗相當的地步，需要平衡動態功耗、靜態功耗及性能之間的矛盾。