集成電路設計和制造的展望

雷俊

1.芯片的設計

1）引言

芯片的產生流程可以分為設計與制造（包括封裝測試）兩個環節。我們先介紹芯片是如何被設計出來的，芯片的制造、封裝、測試放在下一節來講。芯片的設計過程可以分為兩個環節：前端設計和后端設計，或者說邏輯設計和物理設計。

2）前端設計

（1）概述

芯片的前端設計主要分為以下幾個步驟：

① 制定芯片規格；

② 芯片架構設計；

③ 邏輯設計；

④ 仿真驗證；

⑤ 邏輯綜合；

⑥ 靜態時序分析；

⑦ 形式驗證；

⑧ 可測性設計。

在時序分析時，找到設計上存在的功能錯誤或時序不滿足的問題，仍需要反復重做前面的設計步驟才能解決，因此芯片的前端設計是一個迭代優化的過程。

（2）制定芯片規格

芯片規格（Specification）的制定優先于芯片設計，這個階段可能是整個設計流程中最重要的環節，因為規格將直接決定該芯片是否能取得預期的市場（窗口）份額，它也是設計者知識產權（形成IP）的集中體現。

通常，芯片設計公司要走訪潛在客戶來進行市場調研，搞清楚客戶對芯片的真實需求。另一方面，還要請（市場和技術）專家來對未來的趨勢進行判斷。芯片設計周期通常在6個月到2年，所以判斷市場趨勢相當重要。市場調研的結果將轉化成高層次的產品規格（行業標準和接口協議），包括想用此芯片完成什么頂層的功能、芯片中要實現什么樣的處理算法、將來交付給客戶的芯片運行在多高的頻率、芯片的封裝格式（例如BGA或CSP）等。此外，還需要考慮芯片的供電、接口協議、工作溫度等特性。

此階段工作的輸出結果是“芯片規格說明書”，它包括為芯片設計打基礎而制定的詳細而正確的芯片規格，其中的技術規格部分還需要根據技術要求逐步地提煉和細化。

（3）芯片架構設計

芯片規格確定之后，芯片設計通常需要將整個芯片功能映射到芯片的架構中，如果采用軟硬件協同設計，就要為軟件設計選定相關的體系結構和相應的IP，同時將硬件部分劃分為多個模塊。一個好的架構設計在取得高性能的同時，應該盡量減少使用的硬件資源以降低成本。在這個階段，架構設計師將定義不同模塊之間的關系，并為每個模塊分配開發時間預算，最后形成架構設計文檔。以海思的麒麟990 5G芯片為例，從設計規范（5G標準）出發，芯片的架構被映射為中央處理器（CPU）、圖形處理器（GPU）、存儲系統（Memory）、圖像處理器（ISP）、調制解調器（Modem）、神經網絡處理單元等模塊。芯片架構設計師進行軟、硬件功能劃分，即指定哪些功能以軟件編程為主、硬件加速單元為輔；哪些功能適合單純用邏輯（含組合與時序）實現；哪些功能可以編程查表和存算一體；哪些運算適合CPU，哪些運算適合DSP；以及片上的數據交換是用總線，還是直接數據通道。所以算法映射到架構對于提高芯片的性價比和爭取“市場窗口期”來說都非常重要。

（4）邏輯設計

模塊實現的功能定義之后，就要考慮如何描述這些邏輯功能及模塊之間的交互，用到“硬件描述語言（HDL）”，當前主流的用于可綜合邏輯設計的 HDL 語言仍然是VHDL及Verilog HDL。邏輯設計要將給定的硬件電路功能通過HDL語言描述出來，進而形成RTL（寄存器傳輸級）代碼。

下面是使用Verilog HDL語言編寫的、實現“二選一”邏輯功能的例子（圖1），即由S信號決定輸出信號Y與D0、D1中的哪一個信號相連接。

完成RTL代碼設計后，可以利用lint，Spyglass等工具對代碼進行設計規則檢查，包括代碼的編寫風格、命名規則和電路綜合相關規則等。

隨著芯片復雜度的提高，使用高級編程語言（如C/C++）來替代傳統的RTL級編碼也提上了日程。當前，主流的EDA廠商都推出了自己的高層次綜合（HLS）工具，比如Mentor（現為Simens EDA）的Catapult、Cadence的Stratus及Synopsys的Symphony C等。HLS允許芯片設計人員使用C/C++在高層次描述芯片的邏輯設計，這大大降低了芯片邏輯設計的難度。其次，基于HLS的設計流程可以自動完成C/C++語言與轉換后的RTL語言的功能仿真驗證，也縮短了驗證周期。

（5）仿真驗證

設計規則檢查只對代碼本身進行檢查，而邏輯設計得到的RTL代碼是否真正實現了設計目的，需要對代碼進行仿真驗證，檢查該模塊是否符合設計規格。如前所述，邏輯設計和仿真驗證是一個迭代優化的過程，直到仿真驗證的結果驗證了當前的邏輯設計完全符合規格為止。仿真驗證可用的軟件工具有Mentor的Modelsim、Synopsys的VCS，還有Cadence的NC-Verilog等。

通常，先要對邏輯設計進行RTL行為級仿真（也稱前仿真、功能仿真）。顧名思義，前仿真用來檢查代碼中的語法錯誤和驗證代碼行為的正確性，但不包括延時信息。

還是以之前的二選一設計為例，仿真軟件得到的各個信號的波形如圖2所示。從波形輸出來看，當信號S為1時，輸出的信號Y與輸入的信號D0相同，反之亦然，說明該邏輯設計的功能是正確的。

另外，對大型的芯片系統進行仿真驗證時，一般需要用到通用驗證方法學（Universal Verification Methodology，UVM）。UVM是一個以SystemVerilog類庫為主體的驗證平臺開發框架，驗證工程師可以利用其可重用組件構建具有標準化層次結構和接口的功能驗證環境。UVM指導驗證工程從DUT的功能規范（Specification）出發，制定驗證計劃，分解測試點，創建測試用例，定義驗收（Signoff）方式和標準，流程自動化和報告自動化，等等。

（6）邏輯綜合

RTL行為級仿真驗證通過后即可進行邏輯綜合，目的是將RTL代碼翻譯成門級網表（netlist），可以使用的工具軟件包括Synopsys公司的Design Compiler（DC）等。

邏輯綜合的輸入除了RTL代碼之外，用戶還需要輸入約束條件（時間、功耗和面積）。優化運算的目標是得到一個給定約束條件下的最佳的解決方案（如優化的門級網表）。還需要對綜合生成的門級網表進行后仿真（包括門級仿真和時序仿真）。門級仿真對未加入時延信息的門級網表進行仿真驗證，檢驗綜合后的功能是否滿足規格要求。時序仿真在門級仿真的基礎上加入時延文件（.sdf），從而在仿真中考慮電路的路徑延遲與門延遲的影響，驗證電路在一定時序條件下能否滿足設計規格要求。

（7）靜態時序分析（Static Timing Analysis，STA）

STA基于給定的時序模型，分析邏輯設計是否違反設計者提供的時序約束，例如設計中各條路徑是否存在毛刺、延遲路徑和時鐘偏移等問題。

與不同輸入激勵向量的傳統分析方法相比，靜態時序分析提取整個電路的所有時序路徑，通過計算信號沿所在傳播路徑上的延遲，找出違背時序約束的錯誤。靜態時序分析不依賴激勵，但要窮盡所有路徑，運行速度快，但占用內存很少。靜態時序分析可用的工具軟件包括Synopsys公司的PrimeTime等。

（8）形式驗證

形式驗證（Formal Verification）是從功能上（前面提到的靜態時序分析是從時序上）對綜合后的網表進行驗證。

對功能進行驗證可能的一種方法是隨機驗證，即增加隨機產生的大量輸入向量作為激勵，比較輸出與預期結果在功能上是否符合規格要求。該方法即使大量增加輸入向量，付出極多測試時間的代價，也很難達到 100%的覆蓋率。當然，采用形式驗證在理論上可以達到100%的覆蓋率。

形式驗證是想通過使用形式證明的方式來驗證一個設計的功能是否正確。形式驗證基本分為三大類：等價性檢查（Equivalence Checking）、模型檢查（Model Checking）和定理證明（Theory Prover）。等價性檢查用于驗證寄存器傳輸級與門級網表之間、門級網表與門級網表之間是否一致。模型檢查用于檢查時態邏輯描述規范，通過有效的搜索來檢查給定的系統是否滿足規范。定理證明把系統與規范都表示成數學邏輯公式，并從公理出發尋求描述。盡管不限制定理證明驗證的電路模型，但需要用戶的人工干預和較多的背景知識。形式驗證可以使用的工具軟件有Synopsys的Formality等。

（9）可測性設計（Design For Testing，DFT）

DFT是一種集成電路設計技術。它將一種測試電路在設計階段植入電路，以便流片后進行測試，確保測試過的電子組件沒有功能或制造上的缺陷。

由于電路的許多內部節點信號在外部難以控制和觀測，所以設計測試電路并不容易。通過在半導體工藝中添加可測性電路結構，如掃描鏈、內建自測試（Built-in Self-Test，BIST）等，并利用自動測試設備執行測試程序，可以在生產完成后立即進行質量檢測。由于集成電路“封裝”的成本比“芯”貴得多，所以只有測試合格的“芯”，才被封裝成為“芯片”。

3）后端設計

前端設計流程完成后得到的是門級網表，后端設計將其作為輸入，使用各種EDA設計工具進行布局布線、物理驗證等處理，最終輸出的是芯片制造所用的GDSII數據。GDSII是一種二進制文件格式，其中含有集成電路版圖中的平面的幾何形狀、文本或標簽，以及其他有關信息（含層次結構信息），因此 GDSII 數據可用于重建所有或部分的芯片版圖信息。

前端設計注重于邏輯功能，而后端設計注重于物理實現。前端設計雖然認識到了邏輯延遲和速度，但在RTL編碼和驗證的大部分工作中卻忽略了這一點。而后端設計從一開始就需要考慮真正的器件延遲。

后端設計流程可以進一步細分為布局規劃（Floor Plan）、放置（Placement）、時鐘樹綜合（Clock Tree Synthesis）、布線（Route）、物理和時序驗證（Physical and Timing Verification）

（1）布局規劃

布局規劃是數字后端設計實現中最關鍵的步驟之一，它的仼務是擺放芯片中各個模塊。這一步將整個芯片的裸片區域（Die Area）劃分（Partition）成分區來放置不同的模塊。分區的形狀、大小與模塊需要的面積、數據和控制信號的傳輸等相關。芯片的管腳也會被指定到一個最初的位置，后續再根據布局布線的結果做進一步細化。如果擺放不好，一方面是時序可能滿足不了需求，出現時序違例（Timing Violations），另一方面也可能會影響芯片面積，增加成本。

（2）放置

設計的放置階段將安排擺放設計中的所有標準單元（Standard Cell）。擺放的原則是既要減少走線長度，又要保證時序收斂。

（3）時鐘樹綜合

在芯片中的時鐘作為同步節拍來協調各種功能模塊的正常工作。時鐘樹綜合指從某個時鐘的源點到各個終點的時鐘緩沖器/反相器（Clock Buffer/Inverter）所形成的樹狀結構。同一時鐘源到達各個同步單元的最大時間差被稱作時鐘（相位）偏移。可以使用工具軟件來優化時鐘樹，從而降低時鐘（相位）偏移。

時鐘是設計中翻轉頻率最高的信號，所以時鐘樹的功耗在整個芯片動態功耗中占比很大。通常還在架構設計上增加時鐘門控（Clock Gating），用于當模塊處于空閑狀態時，及時地關閉相應的時鐘，從而降低動態功耗。

（4）布線

布線完成模塊、節點的互連。由于芯片規模越來越大，通常會先使用諸如Synopsys的IC Compiler等EDA工具進行自動布線，之后再進行人工優化和修正。還可以在局部區域進行有人工干預的自動布線，甚至由有經驗的工程師進行人工布線。

（5）物理和時序驗證

前端設計中的驗證主要是邏輯驗證，目的是保證功能正確。后端設計中的物理驗證則用來保證布局正確。物理驗證包括 DRC（設計規則檢查）、LVS（布局與原理圖）、電規則檢查（ERC）、模式匹配（PM）違規、短路、開路、浮空（Floating Net）等。這些驗證要與布局、布線流程并行進行，以免在流片初始發生意外。

DRC 工具檢查將按芯片代工廠（Foundary）提供的規則文件檢查當前設計的GDSII是否符合工藝生產需求，比如基層（Base Layer）的檢查、金屬層（Metal）之間的空間檢查等。LVS（Layout VS Schematic）檢查主要檢查自動布局布線后的布局（物理層面）是否與電路圖（邏輯層面）是一致的。ERC檢查主要檢查版圖的電性能，比如襯底是否正確連接電源或地、有無柵極懸空等。該步驟中常用的工具軟件包括Mentor Graphics的Calibre等。

（6）定案下單（Signoff）

從字面理解，Signoff是負責人簽字，即將設計數據交給芯片制造廠商生產之前，對設計數據進行復檢，確認設計數據達到交付標準，這些檢查和確認統稱為Signoff。Signoff之后就可以正式進入流片（Tapeout）環節。

2.芯片的制造

1）引言

完成芯片的前端、后端設計并得到GDSII設計文件后，就可以進入芯片制造環節了。芯片制造涉及的廠商不僅包括芯片代工廠（晶圓加工廠），還包括為芯片制造提供原料的硅片制造廠商，以及裸片（Die）制造完成后需要的封裝、測試廠商。

下面將對硅片制造、晶圓加工、封裝、測試等流程分別做介紹。

2）硅片制造

芯片的原料是硅片，也叫晶圓。硅片是半導體材料，目前90%以上的芯片和傳感器都是用半導體單晶硅片制造成的。

硅片由高純度的單晶硅制成。隨著單晶硅制造技術的提升，目前占據主流市場的是12英寸硅片。硅片尺寸越大，能切割得到的合格的芯片就越多，即芯片的成本就更低。但大尺寸硅片對制造設備和工藝的要求也會較高。

硅片制造分成三大步驟：提純、生長和成型。

① 提純

評價硅的主要指標是純度，芯片級高純硅要求的純度為99.999999999%（11個9），這么高的純度要分階段提純。首先是冶金級純化，加碳產生還原反應可將氧化硅轉換成98%以上純度的硅。再用三氯氫硅法，加熱含碳的硅石直至生成氣態的二氧化硅（SiO₂），再用純度約98%的二氧化硅，通過壓碎和化學反應生產含硅的三氯氫硅氣體（SiHCl₃），最后用氫氣作為還原劑，從三氯氫硅中還原出高純度硅。

② 生長

提純后的硅雖然純度很高，但排列混亂，會影響電子運動，只能叫多晶硅。想得到硅原子排列整齊的單晶硅，則需要進行長晶處理。即將多晶硅融化形成的液態硅，用單晶的硅種（seed）和液體表面接觸，一邊旋轉一邊緩慢地向上拉起（拉單晶），等到離開液面的硅原子凝固后，就得到了排列整齊的單晶硅。

③ 成型

單晶硅棒經過切段、滾磨、切片、倒角、拋光、激光刻后，就成為晶圓加工廠使用的基本原料——硅片。

3）晶圓加工

有芯片設計公司提供的GDSII版圖，晶圓加工廠就可以對硅片進行加工，生產出滿足設計要求的芯片了。

晶圓加工過程非常煩瑣，主要的步驟有氧化、光刻、刻蝕、離子注入……每一步都要用到對應的加工設備，且整個過程要若干次迭代。

晶圓加工的步驟從氧化開始。

硅暴露在氧氣中會形成二氧化硅。氧化即將硅片置于1000℃左右的高純氧環境中，生長出一層二氧化硅的熱氧化層，如圖3所示。

氧化后的晶圓經過了化學氣相沉積（CVD）及濺射處理后，開始進入光刻環節。

光刻跟照相相似，將光罩（Mask）的圖形傳送到晶圓。光刻是半導體制程中非常重要的一個環節，芯片制造的設備成本有近一半都來自光刻。另一方面，由于半導體器件的線寬受制于光刻，這就使得光刻成為提高半導體制程最主要的瓶頸。

光刻用的“底片”是光罩。光罩利用電子束或激光束，依據芯片設計的GDSII版圖，對涂有鉻層的玻璃板上進行刻畫，從而形成相應的諸如線條、孔等圖案，圖案之外的區域允許光透過。

光罩準備好就在晶圓上涂光刻膠，又叫光阻（Photoresist），如圖4所示。類似照相對涂層曝光、顯影后，曝光部分的光刻膠被溶解，未曝光部分的光刻膠則留下來，這種光刻膠稱作正性光刻膠。

涂光刻膠之后，利用紫外線和光罩進行選擇性曝光，從而將光罩上的圖形傳送到晶圓上，如圖5所示。

曝光之后對晶圓進行顯影，洗掉被曝過光的光刻膠。進行烘烤使留下來的光刻膠變得堅硬，在下一步蝕刻的時候不會被破壞掉，得到的結果如圖6所示。

接下來的酸蝕刻利用氫氟酸將沒有被光阻覆蓋的二氧化硅膜腐蝕掉，并利用硫酸將光阻洗去，就得到了圖7所示的結果。

經過上述步驟，我們在晶圓上得到了想要的圖案，但此時晶圓還是純凈的硅半導體，還要在其中加入雜質后，才能形成不同導電類型的半導體（P 型或 N 型），進一步還能形成場效應管。

在晶圓中加入特定雜質的過程俗稱“摻雜”。通過雜質擴散除了可以控制導電類型之外，還可以用來控制雜質濃度及分布，如圖8所示。

離子注入就是實現“摻雜”的一種方法。在離子注入機中，將需要摻雜的導電性雜質導入電弧室，通過放電使其離子化，經過電場加速后，將高能量的離子束由晶圓表面注入。離子進入硅的過程是破壞性的，它會讓部分硅產生晶格缺陷，這種破壞可以被加熱修復。因此離子注入完畢后的晶圓還需要經過熱處理，一方面是要恢復晶格完整性，另一方面也可以利用熱擴散原理進一步將雜質“壓入”硅中。

在離子注入后，加入氧化物絕緣層及金屬電極，完整的場效應管就形成了。先利用氣相沉積法，在硅晶圓表面沉積一層氧化硅膜來形成絕緣層，使用光刻掩模技術在絕緣膜上開孔以引出導體電極。加入金屬電極需要先利用濺射沉積法，在晶圓整個表面上沉積布線用的銅層，之后再次使用光刻掩模技術在銅層上蝕刻出三個孔，形成場效應管的源極、漏極、柵極，如圖9所示。

芯片中可能會有幾十億個晶體管，為了使這些晶體管互相連接，需要在不同晶體管之間產生復合互連金屬層。此時也需要與前述類似的處理，形成銅層后進行光刻掩模、蝕刻開孔，之后再產生下一個銅層并做相應處理，最終形成極其復雜的多層連接電路網絡。

4）芯片封裝

封裝即將芯片封在一個外殼中，外殼可以起到安放、固定、密封、保護芯片的作用。封裝還負責芯片內部電路與外部電路的連接：芯片上的接點用導線綁定（連接）到封裝外殼的引腳上，這些引腳又通過電路板上的導線與其他器件建立連接。

按照封裝外形的不同，封裝可分為SOT、SOIC、TSSOP、QFN、QFP、BGA、CSP等，從SOT到CSP，封裝工藝越來越復雜。實踐中使用哪種封裝類型要綜合考慮多種因素，例如需要引出的管腳數目、封裝效率等。管腳數越多，則需要更加高級的封裝工藝，工藝難度也會比較大。封裝效率體現為芯片面積與封裝面積的比例，二者面積越接近則效率越高。CSP由于采用了Flip Chip技術和裸片封裝，其封裝效率接近 1。隨著芯片制造工藝越來越高，摩爾定律發展趨緩，因此有業界專家提出將平面封裝升級到2.5D/3D堆疊異構集成封裝技術，通過先進封裝技術來充分挖掘潛能。

封裝工藝流程一般可以分為兩個部分，塑封之前的工藝步驟稱為前段操作，之后的工藝步驟稱為后段操作。

前段操作基本工序包括背面減薄、晶圓切割、二次光檢查、芯片粘接等。完成加工的晶圓首先要進行背面研磨，來減薄晶圓達到封裝需要的厚度。經過背面研磨的晶圓的厚度一般會從幾百微米減少到幾十微米。晶圓越薄，就能堆疊更多芯片，從而實現集成度更高的多芯片封裝（MCP）。減薄之后通過鋸條將整片晶圓切割成一個個獨立的單元（Dice），方便后面的芯片粘接等工序，切割完后要使用顯微鏡對晶圓進行外觀檢查，看是否出現廢品。檢查確認沒問題后可以進行芯片粘接以及引線焊接，即利用高純度的金線、銅線或鋁線把芯片內部電路的外接點（Pad）和外部的引線框架（Lead Frame）通過焊接的方法連接起來。

后段操作的工序主要包括塑封、激光打字、模后固化、去溢料、電鍍、切片成型等。塑封（Molding）即利用環氧塑封料（EMC）把引線焊接完成后的產品封裝起來，使其不受外界環境的影響而失效。之后在封裝的正面或者背面利用激光刻上芯片型號等信息。塑封后還需要進行塑封料的固化，進一步保護芯片內部結構。注塑后可能會剩余多余的溢料，可用弱酸浸泡、高壓水沖洗等方法來去除。電鍍即在引線框架的表面鍍上一層鍍層，以增強對外界環境影響的抵抗力，并且使芯片在電路板上容易焊接及提高導電性。最后將引線框架切割成單獨的單元（即單個芯片），對切片后的芯片產品進行引腳成型，達到工藝要求的形狀。

5）芯片測試

隨著芯片制程越來越小，其工藝難度也呈指數型上升。以10nm工藝為例，全工藝步驟數超過1300道，7nm工藝則超過1500道，其中任何一道工藝出錯都可能導致生產的芯片不合格。如果不及時發現錯誤，那么這些不合格的“芯”會被封裝成“芯片”，這種“芯片”會被焊接到電路板（PCB）上并應用于最終產品和系統中。對此有一個著名的10倍定律（the Rule of Ten）：如果在芯片測試階段沒有發現錯誤，那么在電路板級（PCB）將花費10倍的成本來找到這個錯誤。隨著電路板和系統的復雜度越來越高，也有人說應該是20倍定律。

因此，需要在芯片制造流程里引入多個測試環節，希望能夠盡早發現殘次品，避免其進入后續流程以便降低成本。按照“盡早發現”的原則，芯片制造中的測試可以分為兩個階段：CP（Chip Probing）測試和FT（Final Test）測試。CP測試處于在芯片封裝之前，目的是把不合格的Die（裸片）挑選出來，以便降低封裝和FT測試的成本；FT測試則在芯片封裝之后，挑出不合格的成品芯片，以免將殘次品交付客戶。下面對這兩種測試進行簡單說明。

CP測試又稱晶圓測試。晶圓加工完成之后得到的是一個個的裸片（即未切割、封裝的芯片，又稱Die或裸Die）。顧名思義，裸片的管腳全部裸露在外，由于這些管腳極為微小，測試廠商需要制作專門的探針卡（Probe Card）將裸片與自動測試設備（ATE）相連接。

由于每個裸片的大小以及在整個晶圓中的位置都已經固定，裸片上的 Pad（芯片上電路的外接點）的坐標也就已知，利用這些信息就可以制造相應的探針卡。探針卡利用自身的金屬元素或者探針與晶圓裸片上的Pad相連，用來在晶圓與測試機臺（Tester）之間形成電氣通道，傳遞要測試的信號以及相關參數。探針卡本身會被固定在探頭（Prober）上，探頭逐漸下降直到探針與 Pad 接觸。探針卡、探頭和機臺就組成了CP測試所用的自動測試設備。

利用ATE，CP測試可以完成對晶圓的DC測試、AC測試以及功能測試。DC測試用來檢查芯片中是否存在短路或斷路，檢查芯片的輸出電流、輸入輸出電壓是否在合理范圍內，確認芯片的引腳和機臺的連接是否完好。AC 測試的目的是探測芯片輸出信號的波形，檢查諸如建立時間、保持時間、傳輸時延等指標是否滿足要求。功能測試則對整個芯片或者特定模塊的功能進行驗證，所用到的測試方法主要是運行測試向量（Pattern）。Pattern中包括對輸入激勵、期望輸出的定義，由芯片設計公司提供。在CP測試中運行的測試程序按照不同的Pattern產生并施加激勵，獲得輸出并與期望值比較，從而得到測試結論。整個測試過程通過測試程序（Test Program）進行自動化控制。

CP測試中所用的ATE設備非常昂貴，因此一般的芯片設計公司不會購買ATE設備自行完成CP測試，而是委托給專門的測試廠商，與測試廠商配合完成探針卡、測試向量、測試程序等的開發，并進行多次調試后開始整片晶圓的測試。CP測試所需的費用中除了軟件（測試程序）、硬件（探針卡）的開發費用之外，占比最大的就是測試機時費了。因此在測試過程中，可以根據已有的測試結果調整測試程序，以便減少測試時間，降低測試費用。例如將出錯率較高的測試向量排在前面，一旦出錯就停止測試其余測試向量，或者可以直接去除錯誤率很低的測試向量。另外，位于晶圓邊緣處的裸片通常出現錯誤的概率更高。為了減少測試時間，降低測試成本，甚至可以考慮跳過對邊緣裸片的測試，直接認為這些裸片是有問題的。

FT（Final Test）測試顧名思義就是對芯片的最后測試，其測試對象是已經封裝好的成品芯片。FT測試所用的自動測試設備與CP測試類似。首先要實現測試設備與待測芯片的電路連接。雖然此時芯片已經完成了封裝，對外有可用的管腳，但是在自動化測試里不可能像電路板一樣，將芯片直接進行焊接，因此這里使用測試座（Socket）與待測芯片實現電路連接。為了提高測試效率，一般會在測試板卡中放置多個Socket，以便同時測試多個芯片。

ATE里的抓手（Handler）負責抓取待測芯片并放置在Socket中。測試完成后，Tester 將測試結果通過通信接口送給Handler，Handler 則根據測試結果將芯片放入不同區域進行標記、分選。測試合格的芯片貼上規格、型號及出廠日期等標識的標簽并加以包裝后即可出廠，而未通過測試的芯片也不一定就是廢品，也可以根據其實測性能參數來標記為降級品。

最后簡單說說CP測試和FT測試之間的關系。CP測試和FT測試同屬芯片制造流程中的測試環節，但是二者在測試對象、測試設備、測試效率和功能覆蓋上都有顯著不同。一般來說，FT測試是必選項，而CP測試是可選項。但是，隨著封裝和FT測試的費用在芯片成本中的占比逐漸上升，CP測試的必要性也在相應提高。CP測試的另一個作用是盡早得到晶圓加工階段的良率，如果出現良率過低的情況，可以反饋到芯片代工廠以便改進工藝。因此，在 CP 測試階段，應盡量選取對良率影響較大的測試項目，而那些測試難度較大（測試成本高）但是通過率較高的項目，則可以納入 FT 測試的范圍。另外，有些裸片的管腳在封裝中并沒有引出來，因此FT測試無法覆蓋這些管腳，這樣就需要進行CP測試。

芯片測試對于芯片廠商來說是至關重要的，前面所說的 10 倍定律實際上適用于整個芯片制造和使用流程，包括根據設計版圖對晶圓加工形成裸片、對裸片進行封裝得到芯片、使用包含芯片的電路板組成子系統、多個子系統組成最終產品提供給客戶，等等。在每一個環節中找到問題的代價都是前一個環節的10倍。對于企業來講，把有問題的芯片交付給客戶會給企業的聲譽和形象帶來巨大打擊，另一方面，企業也需要考慮測試帶來的成本上升，因此芯片測試需要在質量、效率、成本之間取得最佳的平衡。

3.小結

芯片的極端重要性無須贅述，上至關乎國防安全的軍事裝備、衛星、雷達，下至關系普通百姓生活的醫療器械、汽車、電視、手機、攝像機，甚至智能兒童玩具，都離不開它。可以說芯片是整個信息社會的基石和心臟，也是推動整個信息社會向前發展的發動機。在美國對中國公司實施芯片封鎖的情況下，芯片國產化也被提到了國家戰略安全的高度，中美兩國都在各自的芯片振興計劃上投入巨大的人力物力，希望能夠打贏這場“芯片之戰”。

芯片需要一個非常長的產業鏈，從硅片制造、芯片設計、晶圓加工到封裝測試，以及各個環節所需要的設備研發和制造。產業鏈上每個環節都必須環環相扣，要求極高。最近幾年芯片產業成為大眾關注的焦點，幾乎所有人都知道光刻機是“卡脖子”的關鍵設備。另一方面，本書的主題——EDA軟件在整個芯片設計、制造環節中同樣扮演至關重要的角色，同樣處于“卡脖子”的地位。

EDA是Electronic Design Automation（電子設計自動化）的簡稱。正如在前文“芯片的設計”中提到的，芯片的前端設計、后端設計是由很多步驟組成的，每一個步驟都要用到對應的 EDA 軟件來完成自動化設計。由于芯片流片的成本巨大，只有在流片前通過各種EDA軟件進行反復的仿真、模擬，才能提高流片成功率。

事實上，正是由于 EDA 軟件的出現，才加速形成了當前主要由芯片設計公司（Fabless）、芯片代工廠（Foundry）、封裝測試廠（Package＆Testing House）構成的芯片產業格局，其中Fabless公司逐漸成為整個芯片產業的主要推動力。20世紀70年代，芯片設計以人工為主，由于芯片設計和半導體工藝密切相關，這個時期芯片產業的主要角色是集成設備制造商（Integrated Device Manufacturer，IDM），如Intel，IBM，AMD 等。IDM 有自己的晶圓加工廠，具備芯片設計、芯片制造、芯片封裝和測試等多種能力。80 年代后，EDA 工具軟件的出現將生產工藝相關的部分進行抽象和模擬，使設計過程可以獨立于生產工藝而存在，加之新興的市場方向需要各種專用芯片（Application Specific IC，ASIC），從而催生了眾多不擁有生產線、專注于芯片設計的Fabless公司（Fabless即Fabrication-less），為了滿足Fabless公司的需求，原任德州儀器公司資深副總裁的張忠謀博士在1987年成立了全球第一家芯片代工廠——臺灣積體電路制造公司（臺積電，TSMC）。

目前世界上主要的 EDA 廠商都是美國公司，Synopsys、Cadence 和 Mentor Graphics（2016年被西門子公司收購）占據著大部分市場份額。相比之下，國產EDA軟件雖然市場份額相對較小，但是近年來呈現快速增長之勢。國產 EDA 廠商正在努力解決的問題主要包括供、需兩個方面：“供”是提供覆蓋設計全流程的EDA軟件，“需”是要與芯片設計、IP 提供商、芯片代工廠等上下游實現生態協同。近年來，國家和地方均針對芯片EDA產業出臺了重磅支持政策，例如《“十四五”軟件和信息技術服務業發展規劃》提出建立 EDA 開發商、芯片設計企業、代工廠商等上下游企業聯合技術攻關機制；《上海市促進工業軟件高質量發展行動計劃（2021——2023）》明確支持有條件的企業由點到面實現全流程 EDA 工具突破，支持加強EDA上下游的垂直共建。相信隨著眾多國產EDA廠商和國家力量的持續投入，我國的芯片EDA軟件有望早日實現自主可控。

作者簡介：

雷俊，2009年畢業于清華大學電子工程系，獲得工學博士學位，現任新岸線（北京）科技集團技術副總裁，正高級工程師。雷俊博士在無線通信系統以及核心芯片設計領域有超過 20 年的研發經驗，作為技術負責人先后成功研發了手機電視（T-MMB）、超高速無線局域網（EUHT）等具有自主知識產權的通信系統以及芯片，是中國超高速無線局域網通信行業標準、城市軌道交通車地無線通信行業標準、中國智能交通國家標準的主要起草人之一，擔任2010/2012/2014年國家科技重大專項項目負責人；帶領團隊成功研發了首個面向物聯網的全集成WiFi SoC、2G/3G數字射頻SoC、多種規格的EUHT基帶SoC等芯片。所研發的EUHT系統和芯片已經應用于地鐵、車聯網、工業互聯、農村無線寬帶接入等領域，并于2019年獲得國際固態電路大會（ISSCC）技術創新獎，EUHT技術在2022年成為國際電信聯盟（ITU）IMT-2020（5G）無線接口技術候選標準。