2.9 設計的適配

本節將介紹Quartus設計適配的原理，實現適配過程，并對適配結果進行分析。

2.9.1 適配器設置選項

打開“Settings-top”對話框，如圖 2.88 所示。在該對話框左側的“Category”窗口中，選中 Compiler Settings。在右側窗口中，單擊“Advanced Settings（Fitter）...”按鈕，彈出“Advanced Fitter Settings”對話框。在該對話框中，給出了適配器的設置選項（部分），適配器設置選項（全部）的功能描述如表2.14所示。

2.9.2 適配的實現

本節將對設計執行適配，主要步驟包括：

（1）選擇下面方式之一啟動適配過程。

① 在Quartus Prime主界面主菜單下，選擇Processing->Start->Start Fitter。

② 在“Compilation Dashboard”界面中，單擊“Fitter”（適配）前面的按鈕。

（2）Quartus開始執行對設計的適配過程，主要包括Plan（規劃）、Place（布局）、Route （布線）和Fitter（Finalize）[適配（完成）]，如圖2.89所示。

（3）當成功執行完適配過程后，在“Fitter”的最前面使用符號標記。

2.9.3 查看適配后的結果

本節將對適配后的結果進行分析，內容主要包括查看適配后的報告、查看適配后的網表和查看適配后的布局布線。

1.查看適配后的報告

本部分將查看適配后的報告，主要步驟包括：

（1）通過下面方式之一打開適配后的報告。

① 在Quartus Prime主界面主菜單下，選擇Processing->Compilation Report。

② 在 Quartus Prime 主界面左下方的“Tasks”窗口中，在“Compilation Report”標題下，找到并單擊“Compilation Report”選項。

③ 在“Compilation Dashboard”界面中，單擊“Fitter”后面的（Fitter Summary）按鈕。

（2）打開“Compilation Report-top”界面，如圖2.90所示。

① Summary給出了設計中所占用片內各種資源的情況。

② Plan Stage（規劃階段）文件夾給出了規劃階段的報告信息，如圖2.91所示。

③ Place Stage（布局階段）文件夾給出了布局階段的報告信息，如圖 2.92 所示。典型地，Resource Usage Summary（資源利用率總結）文件給出了該設計所使用邏輯資源的詳細信息。

④ Route Stage（布線階段）文件夾給出了布線階段的報告信息，如圖 2.93 所示。典型地，Routing Usage Summary（布線利用率）文件給出了該設計所使用布線資源的詳細情況。

⑤ Finalize Stage（完成階段）文件夾給出了完成階段的報告信息，如圖2.94所示。

思考與練習2-9：請讀者仔細分析適配后的報告細節。

2.查看適配后的網表

本部分將查看適配后的網表，主要步驟包括：

（1）使用下面的方式之一打開適配后的網表。

① 在 Quartus Prime 主界面左下方的“Tasks”窗口中，找到并單擊“Analysis”標題下的“Technology Map View（Post-Fitting）”選項。

② 在“Compilation Dashboard”界面下，找到并單擊“Fitter（Finalize）”右側名字為“Technology Map View‘final’ snapshot”的按鈕。

③ 在 Quartus Prime 主界面主菜單下，選擇 Tools->Netlist Viewers->Technology Map Viewer（Post-Fitting）。

（2）打開適配后的網表結構，如圖2.95所示。

① 在輸入引腳a和b的后級自動插入了IO_IBUF（I/O輸入）緩沖區。

② 在輸入引腳clk后除插入IO_IBUF（I/O輸入）緩沖區外，還插入了CLKCTRL塊。③ 在輸出z[0..5]的前級自動插入了IO_OBUF（I/O輸出）緩沖區。

思考與練習2-10：請讀者分析圖2.95給出的網表結構。

3.查看適配后的布局布線

Chip Planner 通過提供芯片資源的可視化顯示簡化了布局規劃的分析。通過 Chip Planner，設計者就可以查看編譯后的布局、連接和布線路徑。設計者也可以修改分配，如創建和刪除資源分配。

通過打開Quartus Prime中的Chip Planner來查看適配后的布局布線，主要步驟包括：

（1）通過下面的方式之一打開Chip Planner工具。

① 在Quartus Prime主界面主菜單中，選擇Tools->Chip Planner。

② 在 Quartus Prime 主界面左下方的“Tasks”窗口中，找到“Analysis”標題。在該標題下，選擇并單擊“Chip Planner”選項。

③ 在如圖 2.95 所示的網表結構中，選中任意一個設計元素，單擊鼠標右鍵，出現浮動菜單。在浮動菜單內，選擇Locate Node->Locate in Chip Planner。

（2）打開Chip Planner工具，如圖2.96所示。在該界面右側的窗口中，提供了3個默認的標簽。

①“Properties”標簽頁。

在Chip Planner主界面主菜單下，選擇View->Properties，可以顯示該標簽頁。該標簽頁顯示了在 Chip Planner 中當前所選擇對象（如原子、路徑、邏輯鎖定區域或布線元素）的詳細屬性。

②“Layers Settings”標簽頁。

在Chip Planner主界面主菜單下，選擇View->Layers Settings，可以顯示該標簽頁。通過該標簽頁，允許設計者查看與設計相關的指定架構的信息，如圖2.97所示。

● 設計使用的布線資源：查看如何連接塊，以及連接塊的信號布線。

● LE 配置：查看設計中邏輯元素的配置。例如，可以查看使用了哪個 LE 輸入、LE 是否使用寄存器和LUT，以及穿過LE的信號流。

● ALM 配置：在設計中查看 ALM 配置。例如，可以看到所使用的 ALM 輸入；ALU 是否利用寄存器、上面的 LUT、下面的 LUT 或所有資源。此外，也可以看到通過ALM的信號流。

● I/O 配置：查看器件 I/O 資源的適用情況。例如，可以查看正在使用的I/O資源的組件、是否使能延遲鏈設置、所設置的I/O標準，以及穿過I/O的信號流。

● PLL 配置：查看設計中的 PLL 配置。例如，可以查看該設計中使用的控制信號和PLL的設置。

● 時序：查看 FPGA 元素輸入和輸出之間的延遲。例如，可以分析 DATAB 輸入到COMBOUT輸出的時序。

此外，在該標簽頁頂部的下拉框中提供了“Basic”、“Detailed”和“Floorplan Editing”選項。

③“Color Legend”標簽頁。

在Chip Planner主界面主菜單下，選擇View->Color Legend，可以顯示該標簽頁。

（3）在 Chip Planner 主界面主菜單下，選擇 View->Bird’s Eye View，可以顯示鳥瞰圖界面，如圖2.98所示。

鳥瞰圖顯示整個芯片資源使用情況的高級圖片，并且提供了在Chip Planner中導航感興趣區域的一種快速和高效的方法。

當設計者在芯片兩端查看設計的某些部分時，可以在不丟失參考框架的情況下快速瀏覽資源元素。

通過按住鼠標左鍵，并用鼠標拖動鳥瞰圖中的巨型方框，使得感興趣的部分出現在Chip Planner中間的視圖范圍內，以便于設計者觀察設計細節。如圖 2.99 所示，通過鳥瞰圖定位到該設計所使用的邏輯資源區域。

（4）選擇圖 2.95 中的設計元素，如名字為“a_1”的觸發器，單擊鼠標右鍵，出現浮動菜單。在浮動菜單內，選擇Locate Node->Locate in Chip Planner。可以直接定位到圖2.100中的邏輯單元。如圖2.100所示，該界面的右側給出了3個標簽頁。

①“Properties”標簽頁。在該標簽頁中，給出了 Full Name（全名）、Full Name with entity（帶有實體的全名）、Coordinate（坐標）、Resource Type（資源類型）、Location（位置）和Location Assignment（位置分配）信息。

②“Fan-in”標簽頁。在該標簽頁中，給出了當前所選中設計元素的所有輸入信號，如圖2.101所示。

③“Fan-out”標簽頁。在該標簽頁中，給出了當前所選中設計元素的所有輸出信號，如圖2.102所示。

（5）在Chip Planner主界面左下方的“Tasks”窗口中，展開“Clock Reports”選項。在展開項中，找到并用鼠標左鍵雙擊Report Clock Details...，如圖2.103所示。

（6）彈出“Report Clock Details”對話框，如圖 2.104 所示。在該對話框中，選中“Report destination nodes”前面的復選框。

（7）單擊“OK”按鈕，退出“Report Clock Details”對話框。

（8）在“Report”窗口中，給出了要報告的時鐘信息，如圖 2.105 所示。在右側窗口中，根據圖例給出的不同顏色觀察 Source Node、Clkctrl Node 和 Destination Node，如圖2.106所示。

（9）在“Report”窗口中，選擇任何一個選項，彈出浮動菜單，如圖 2.107 所示。在該浮動菜單內，提供了Zoom To Report、Select Report、Properties...、Delete和Delete All子菜單。

（10）退出Chip Planner視圖界面。

思考與練習2-11：在“Tasks”窗口中，操作Report Registered Connections...，觀察其連接狀態。

思考與練習2-12：觀察整個設計的邏輯資源使用連線資源的情況。