2.4 建立新的設計工程

從本節開始，將通過一個Verilog HDL設計實例，介紹Quartus Prime Pro的基本設計流程。建立新設計工程的步驟包括：

（1）在Windows操作系統中，通過下面兩種方式之一打開Quartus Prime Pro軟件。

① 選擇開始->Intel FPGA 19.1.0.240 Pro Edition->Quartus （Quartus Prime Pro 19.1）。

② 在桌面上找到并雙擊名字為“Quartus （Quartus Prime Pro 19.1）”的圖標。

（2）在 Quartus Prime Pro主界面中，通過下面 3種方式之一進入建立新工程的入口界面。

① 如圖2.21所示，在“Home”標簽頁中，找到并單擊“New Project Wizard”按鈕。

② 在主界面主菜單下，選擇File->New Project Wizard。

③ 在主界面主菜單下，選擇 File->New，彈出“New”對話框。在該對話框中，選擇“New Quartus Prime Project”選項，然后單擊“OK”按鈕。

（3）出現“New Project Wizard：Introduction”界面。在該界面中，給出了建立工程的步驟，包括Project name and directory（工程名字和目錄）、Name of top-level design entity（頂層設計實體的名字）、Project files and libraries（工程文件和庫）、Target device family and device（目標器件系列和器件）和EDA tool settings（EDA工具設置）。

（4）單擊“Next”按鈕。

（5）出現“New Project Wizard：Directory，Name，Top-Level Entity”對話框，如圖2.22所示。該對話框中，按如下參數設置。

① 在“What is the working directory for this project？”（用于這個工程的工作目錄是什么）下面的文本框中，選擇“e：\intel_example\example_2_1”。（注：盡量不要使用中文路徑和中文目錄）。

② 在“What is the name of this project？”（這個工程的名字是什么）下面的文本框中，輸入“example”，該工程的名字為“example.qpf”。

③ 在“What is the name of the top-level design entity for this project？This name is case sensitive and must exactly match the entity name in the design file.”（這個工程頂層設計實體的名字是什么？該名字對大小寫敏感，必須準確匹配設計文件的實體名字）下面的文本框中，輸入“top”，表示整個設計的頂層文件必須是top。

（6）單擊“Next”按鈕。

（7）如圖 2.23 所示，彈出“Quartus Primie”對話框，提示指定的工程目錄“e：\intel_example\example_2_1”不存在，是否創建該目錄？單擊“Yes”按鈕，表示創建該目錄。

（8）如圖2.24所示，彈出“New Project Wizard：Project Type”對話框。在該對話框中，提示“Select the type of project to create”（選擇創建工程的類型）。在此選中“Empty project”前面的單選框，表示建立一個空的工程。

（9）單擊“Next”按鈕。

（10）如圖2.25所示，彈出“New Project Wizard：Add Files”對話框。在該對話框中，提示“Select the design files you want to include in the project.Click Add All to add all design files in the project directory to the project”（選擇你在工程中想要包含的設計文件。單擊“Add All”按鈕將工程路徑中的所有設計文件添加到工程中），在此不添加任何設計文件。

（11）單擊“Next”按鈕。

（12）彈出“New Project Wizard：Family，Device＆Board Settings”對話框，如圖2.26所示。在該對話框中，單擊“Device”標簽。在該標簽頁中，為了加速搜索器件速度，預設置下面參數。

① Family：Cyclone 10 GX（通過下拉框選擇）。

② Pin count：484（通過下拉框選擇）。

③ Core speed grade：6（通過下拉框選擇）。

在下面出現了該搜索條件下的可用器件列表，在此選擇器件型號為“10CX085YU484 E6G”的器件。

（13）單擊“Next”按鈕。

（14）彈出“New Project Wizard：EDA Tool Settings”對話框，如圖2.27所示。在該對話框中，提示“Specify the other EDA tools used with the Quartus Prime software to develop your project”（指定在Quartus Prime軟件中用于開發工程的其他EDA工具），在該設計中，按下面參數設置。

① Design Entry/Synthesis：Synplify（通過下拉框選擇）。

② Simulation：ModelSim-Intel FPGA：Verilog DHL（通過下拉框選擇）。

③ Board-Level：Signal Integrity：IBIS（通過下拉框選擇）。

注

（1）可選的綜合工具如下所示

① Precision Synthesis是Mentor Graphics公司（已經被Siemens公司收購）的綜合工具。

② Synplify和Synplify Pro是Synplicity（Synopsys公司于2008年收購了Synplicity公司）公司提供的專門針對FPGA和CPLD實現的邏輯綜合工具。

（2）可選的仿真工具（需要預先安裝）如下所示

① Active-HDL是ALDEC公司的產品，它是基于Windows操作系統的集成了 FPGA 設計創建和仿真解決方案的工具，它適用于基于團隊的環境。Active-HDL集成開發環境包括一個完整的HDL和圖形設計工具，以及用于快速部署和驗證FPGA設計的RTL/門級混合語言仿真器。

② Riviera-PRO是ALDEC公司的產品，滿足了工程師的驗證需求，可以制作出明確的FPGA和SoC器件。Riviera-PRO結合了高性能仿真引擎，不同抽象級別的高級調試功能，以及對最新語言和驗證庫標準的支持，實現了終極測試平臺的生產力、可重用性和自動化。

③ ModelSim 是 Mentor Graphics 公司的產品，它是對 VHDL、Verilog 或者混合語言進行仿真的基于 Windows 平臺的仿真工具。ModelSim-Intel FPGA是Modelsim的Intel FPGA版本。

④ QuestaSim 是 Mentor Graphics 公司的產品，它是對 VHDL、Verilog或者混合語言進行仿真的基于Windows平臺的仿真工具。

⑤Xcelium是Cadence公司基于產品流片的并行仿真平臺，支持多種最新設計風格和IEEE標準。利用它可以顯著縮短執行時間，在 RTL 級仿真可平均提速3倍、門級仿真可提速5倍。

（15）單擊“Next”按鈕。

（16）如圖2.28所示，彈出“New Project Wizard：Summary”對話框。在該對話框中給出了建立工程的信息。

（17）單擊“Finish”按鈕，進入到Quartus Prime Pro設計的主界面。

小提示：如果在建立工程的過程中，選錯器件和設計工具該如何處理？可通過如下方式解決。

① 在主界面左側的“Tasks”窗口中，如圖 2.29 所示，在“Assignments”標題的下方，單擊“Device…”選項，就會彈出類似圖2.26所示的對話框。在該對話框中，可以修改設計所使用的PFGA器件型號。

② 在“Assignments”標題的下方，單擊“Settings…”選項，彈出“Settings-top”對話框，如圖 2.30 所示。在該對話框左側的“Category”窗口中，找到并選擇“EDA Tool Settings”選項，在右側窗口中，可以修改EDA工具的參數設置。

③ 另一種修改器件和設置的簡單方法，如圖2.31所示。在Quartus Prime Pro設計主界面左側的“Project Navigator”窗口中，找到并用鼠標右鍵單擊“Cyclone 10 GX：10CX085 YU484E”，出現浮動菜單。在浮動菜單內，選擇Device…或Settings…即可。