2.6 電路的干擾承受能力分析

上一節(jié)舉例說明了3.3V TTL電路的噪聲承受能力，本節(jié)將對各種電路的噪聲承受能力進(jìn)行詳細(xì)的說明。圖2-55是數(shù)字電路信號傳遞的示意圖。圖2-55中，UO和UI分別代表邏輯電路的輸出電平和輸入電平。

要了解邏輯電平的內(nèi)容，首先要知道以下幾個(gè)概念的含義：

（1）輸入高電平（UIH）：保證邏輯門的輸入為高電平時(shí)所允許的最小輸入高電平，當(dāng)輸入電平高于UIH時(shí)，則認(rèn)為輸入電平為高電平。

（2）輸入低電平（UIL）：保證邏輯門的輸入為低電平時(shí)所允許的最大輸入低電平，當(dāng)輸入電平低于UIL時(shí)，則認(rèn)為輸入電平為低電平。

（3）輸出高電平（UOH）：保證邏輯門的輸出為高電平時(shí)的輸出電平的最小值，邏輯門的輸出為高電平時(shí)的電平值都必須大于此UOH。

（4）輸出低電平（UOL）：保證邏輯門的輸出為低電平時(shí)的輸出電平的最大值，邏輯門的輸出為低電平時(shí)的電平值都必須小于此UOL。

（5）閾值電平（UT）：數(shù)字電路芯片都存在一個(gè)閾值電平，就是電路剛剛勉強(qiáng)能翻轉(zhuǎn)動(dòng)作時(shí)的電平。它是一個(gè)界于UIL、UIH之間的電壓值，對于CMOS電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩(wěn)定的輸出，則必須要求輸入高電平>UIH，輸入低電平＜UIL，而如果輸入電平在閾值上下，也就是UIL～UIH這個(gè)區(qū)域，電路的輸出會處于不穩(wěn)定狀態(tài)。對于一般的邏輯電平，以上參數(shù)的關(guān)系為：UOH>UIH>UT>UIL>UOL。

（6）IOH：邏輯門輸出為高電平時(shí)的負(fù)載電流（為拉電流）。

（7）IOL：邏輯門輸出為低電平時(shí)的負(fù)載電流（為灌電流）。

（8）IIH：邏輯門輸入為高電平時(shí)的電流（為灌電流）。

（9）IIL：邏輯門輸入為低電平時(shí)的電流（為拉電流）。

常用的邏輯電平有：

● TTL(Transistor-Transistor Logic);

● CMOS(Complementary Metal Oxide Semiconductor);

● LVTTL(Low Voltage Transistor-Transistor Logic);

● LVCMOS(Low Voltage Complementary Metal Oxide Semiconductor);

● ECL(Emitter Coupled Logic);

● PECL(Pseudo/Positive ECL);

● LVPECL(Low Voltage PECL);

● GTL(Gunning Transceiver Logic);

● RS232;

● RS422;

● LVDS(Low Voltage Differential Signaling).

其中TTL和CMOS的邏輯電平按典型電壓可分為四類：5V系列（5V TTL和5V CMOS）、3.3V系列、2.5V系列和1.8V系列。5V TTL和5V CMOS邏輯電平是通用的邏輯電平。3.3V及以下的邏輯電平被稱為低電壓邏輯電平，常用的為LVTTL電平。低電壓的邏輯電平還有2.5V和1.8V兩種。ECL/PECL和LVDS是差分輸入/輸出。RS 422/485和RS 232是串口的接口標(biāo)準(zhǔn)，RS 422/485是差分輸入/輸出，RS 232是單端輸入/輸出。5V TTL邏輯電平和5V CMOS邏輯電平是很通用的邏輯電平，它們的輸入/輸出電平差別較大，在互連時(shí)要特別注意。

5V TTL器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)表如表2-22所示。

LVTTL邏輯電平標(biāo)準(zhǔn)的輸入/輸出電平與5V TTL邏輯電平標(biāo)準(zhǔn)的輸入/輸出電平很接近，從而給它們之間的互連帶來了方便。LVTTL邏輯電平定義的工作電壓范圍是3.0～3.6V。LVTTL又分3.3V、2.5V以及更低電壓的LVTTL（Low Voltage TTL）。

3.3V LVTTL器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)表如表2-23所示。

2.5V LVTTL器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)表如表2-24所示。

更低的LVTTL不常用，本書就不提了。它一般多用于處理器等高速芯片，使用時(shí)可以查看芯片手冊。TTL使用注意：TTL電平一般過沖都會比較嚴(yán)重，可在始端串22Ω或33Ω電阻；TTL電平輸入引腳懸空時(shí)內(nèi)部認(rèn)為是高電平，要下拉的話應(yīng)用1kΩ以下電阻下拉。TTL輸出不能驅(qū)動(dòng)CMOS輸入。

5V的TTL器件與3.3V的LVTTL器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)幾乎一樣，所以它們的噪聲承受能力是一樣的，也就是抗干擾能力相當(dāng)。這其實(shí)也是3.3VTTL出現(xiàn)的原因，因?yàn)檩敵觥案摺睜顟B(tài)門限UOHmin=2.4V與5V之間還有很大空閑，對改善噪聲承受能力并沒什么好處，又會白白增大系統(tǒng)功耗，還會影響速度。從2.5V的TTL器件與3.3V的LVTTL器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)的關(guān)系可以明顯看出，3.3V的LVTTL器件具有更高的噪聲承受能力，也就是具有較強(qiáng)的抗干擾能力。

5V CMOS器件的邏輯電平參數(shù)輸入/輸出狀態(tài)表如表2-25所示。

當(dāng)該器件的供電電壓UCC=5V時(shí)，則有：

UOH ≥4.8V

UOL ≤0.5V

UIH ≥3.5V

UIL ≤1.5V

可見CMOS相對于TTL有了更大的噪聲承受能力（但是輸入阻抗遠(yuǎn)大于TTL輸入阻抗，這使得器件更容易接收干擾）。對應(yīng)3.3V LVTTL，出現(xiàn)了LVCMOS，可以與3.3V的LVTTL直接相互驅(qū)動(dòng)。

LVCMOS邏輯電平標(biāo)準(zhǔn)是從5V CMOS邏輯電平移植過來的，所以它的UIH、UIL、UOH、UOL與工作電壓有關(guān)，LVCMOS邏輯電平定義的工作電壓范圍為2.7～3.6V。

3V供電時(shí)的LVCMOS器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)表如表2-26所示。

2.5V供電時(shí)的LVCMOS器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)表如表2-27所示。

從3.3V CMOS器件與2.5V CMOS器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)的關(guān)系可以明顯看出，3.3V CMOS器件具有更高的噪聲承受能力，也就是具有較強(qiáng)的抗干擾能力。另外，對于CMOS器件，CMOS結(jié)構(gòu)內(nèi)部寄生有可控硅結(jié)構(gòu)，當(dāng)輸入/輸入引腳電平高于UCC一定值（比如有些芯片是輸入/輸入引腳電平高于UCC的0.7V）時(shí)，電流足夠大的話，可能引起閂鎖效應(yīng)，并可能導(dǎo)致芯片的燒毀。

ECL器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)表如表2-28所示。

ECL器件具有速度快、驅(qū)動(dòng)能力強(qiáng)、噪聲小等特點(diǎn)，很容易達(dá)到幾百兆赫的應(yīng)用，但是功耗大，需要負(fù)電源。為簡化電源，出現(xiàn)了PECL（ECL結(jié)構(gòu)，但用正電壓供電）和LVPECL。

PECL器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)表如表2-29所示。

LVPELC器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)表如表2-30所示。

從PECL器件與LVPECL的CMOS器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)的關(guān)系可以明顯看出，PECL的CMOS器件具有更高的噪聲承受能力，也就是具有較強(qiáng)的抗干擾能力。

GTL器件類似CMOS器件，其輸入接口為比較器結(jié)構(gòu)，比較器一端接參考電平，另一端接輸入信號，1.2V電源供電。GTL器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)表如表2-31所示。

PGTL/GTL+器件的邏輯電平參數(shù)與輸入/輸出狀態(tài)表如表2-32所示。

筆者在本書上介紹這些常用的邏輯器件和電平，僅僅是為了讓讀者更好地了解不同電平器件的噪聲承受能力。除了以上介紹的常用電平及邏輯器件，還有很多其他的電平及邏輯器件種類，限于篇幅，就不做介紹了。

以上討論的噪聲承受能力都是基于直流狀態(tài)下的，即為靜態(tài)噪聲承受能力，但是干擾總是在交流或瞬態(tài)的情況下發(fā)生的，于是就產(chǎn)生了動(dòng)態(tài)噪聲承受能力的概念，它是一個(gè)與時(shí)間有關(guān)的函數(shù)，如圖2-57所示。

從圖2-57可以看出，邏輯器件的噪聲承受能力隨著干擾時(shí)間的增大而降低，并趨于一個(gè)常數(shù)。說明在一定范圍內(nèi)，干擾時(shí)間越短，器件的噪聲承受能力（能承受的峰值電壓）越大；干擾時(shí)間越長，器件的噪聲承受能力越小。對于瞬態(tài)干擾來說，干擾時(shí)間也意味著干擾信號的頻率。圖2-59 TTL電路噪聲承受能力實(shí)測曲線是在圖2-58 TTL7400噪聲承受能力試驗(yàn)原理圖所示原理配置的情況下得到的關(guān)于TTL 7400與非門噪聲承受能力（敏感度）試驗(yàn)曲線。試驗(yàn)中DC偏置電壓分別在DC0.4V和DC2.4V，通過去耦電路（去耦電路是為了放置RF干擾信號向DC偏置電壓源方向傳輸）供給TTL 7400的輸入端，不同頻率的干擾通過耦合電容注入，逐漸增加干擾電壓幅度，至與非門輸出電平翻轉(zhuǎn)為止，記錄所注入的RF干擾電壓和頻率。