7．建立/保持時間觸發(fā)

在很多數(shù)字的同步邏輯電路中，會用一個時鐘信號對數(shù)據(jù)信號進行鎖存。如果要得到穩(wěn)定的邏輯狀態(tài)，對于采樣時鐘和信號間的時序關(guān)系是有要求的。如果時鐘的有效邊沿正好對應(yīng)到數(shù)據(jù)的跳變區(qū)域附近，就可能會采樣到不可靠的邏輯狀態(tài)。數(shù)字電路要得到穩(wěn)定的邏輯狀態(tài)，通常都要求在采樣時鐘有效邊沿到來時被采信號已經(jīng)提前建立一個新的邏輯狀態(tài)，這個提前的時間通常稱為建立時間（Setup Time）；同樣地，在采樣時鐘的有效邊沿到來后，被采的信號還需要保持在這個邏輯狀態(tài)一定時間以保證采樣數(shù)據(jù)的穩(wěn)定，這個時間通常稱為保持時間（Hold Time）。如圖7.13所示是一個典型的D觸發(fā)器對建立和保持時間的要求。Data信號在CLK信號的有效邊沿到來ts前必須建立穩(wěn)定的邏輯狀態(tài)，在CLK有效邊沿后還要保持當(dāng)前邏輯狀態(tài)至少th這么久，否則有可能造成數(shù)據(jù)采樣的錯誤。

圖7.13 建立時間和保持時間的定義

在圖7.14的例子中，通過時鐘信號觸發(fā)對數(shù)據(jù)信號進行疊加做眼圖測試，通過眼圖和時鐘的相對關(guān)系發(fā)現(xiàn)信號的保持時間比較充裕，而建立時間比較緊張，于是可以設(shè)置建立、保持時間觸發(fā)捕獲時序不滿足要求的信號波形。

圖7.14 時鐘和數(shù)據(jù)信號間建立、保持時間的實例

因此，如果數(shù)據(jù)信號和時鐘信號間的建立/保持時間小于芯片的最基本要求，在數(shù)據(jù)采樣和傳輸時就可能會產(chǎn)生錯誤。圖7.15是通過建立/保持時間的觸發(fā)設(shè)置捕獲建立或保持時間小于5ns的情況。

圖7.15 建立/保持時間觸發(fā)設(shè)置舉例

圖7.16是通過建立/保持時間觸發(fā)設(shè)置捕獲到的建立時間違規(guī)的波形。通過測量看到信號的實際建立時間僅為4.5ns左右，小于5ns的要求。

圖7.16 建立/保持時間觸發(fā)捕獲到的違規(guī)波形